基于CPLD的分頻器設(shè)計(jì)【開題報(bào)告+文獻(xiàn)綜述+畢業(yè)論文】

《基于CPLD的分頻器設(shè)計(jì)【開題報(bào)告+文獻(xiàn)綜述+畢業(yè)論文】》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫。

1、本科畢業(yè)論文系列開題報(bào)告電氣工程及其自動(dòng)化基于CPLD的奇偶分頻設(shè)計(jì)一、課題研究意義及現(xiàn)狀隨著數(shù)字技術(shù)電力電子技術(shù)迅速發(fā)展，各種各樣的電子產(chǎn)品在生活以及生產(chǎn)中發(fā)揮越來越重要的作用，已經(jīng)成為人們不可或缺的一項(xiàng)重要技術(shù)。分頻器是數(shù)字系統(tǒng)設(shè)計(jì)中的基本電路,它的應(yīng)用領(lǐng)域十分廣泛，在設(shè)計(jì)具體的數(shù)字電路時(shí)，可能需要多種頻率的時(shí)鐘信號(hào)，但實(shí)際電路中往往只有一種單一頻率的外部時(shí)鐘輸入，此時(shí)，可以通過分頻器對某個(gè)給定的頻率進(jìn)行分頻,以得到所需的頻率。常見的分頻器有多種，比如：基于FPGA的分頻器，基于單片機(jī)的分頻器，基于CPLD

2、的分頻器等。這些都是目前數(shù)字電子設(shè)計(jì)中主流實(shí)用的分頻器。在電子設(shè)計(jì)技術(shù)領(lǐng)域可編程邏輯器件如CPLD的廣泛應(yīng)用為數(shù)字系統(tǒng)的設(shè)計(jì)帶來極大的靈活性,由于該器件可以通過軟件編程而對其硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu),使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法。設(shè)計(jì)過程乃至設(shè)計(jì)觀念在傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)中用戶能夠通過編程方式改變器件邏輯功能只有兩種途徑即微處理器的軟件編程如單片機(jī)和特定器件的控制字配置如8255。在傳統(tǒng)的設(shè)計(jì)概念中器件引腳功能的硬件方式的任意確定是不可能的，而對于系統(tǒng)構(gòu)

3、成的設(shè)計(jì)過程只能對器件功能和電路板圖分別進(jìn)行設(shè)計(jì)和確定通過設(shè)計(jì)電路板來規(guī)劃系統(tǒng)功能。在此期間大量的時(shí)間和精力花在元件選配和系統(tǒng)結(jié)構(gòu)的可行性定位上。但若采用可編程邏輯器件便可利用計(jì)算機(jī)軟件的方式對目標(biāo)器件進(jìn)行設(shè)計(jì)，而以硬件的形式實(shí)現(xiàn)即定的系統(tǒng)功能。在設(shè)計(jì)過程中設(shè)計(jì)者可根據(jù)需要隨時(shí)改變器件的內(nèi)部邏輯功能和管腳的信號(hào)方式，借助于大規(guī)模集成的可編程邏輯器件和高效的設(shè)計(jì)軟件用戶不僅可通過直接對芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)功能而且由于管腳定義的靈活性大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度。同時(shí)這種基于可編程邏

4、輯器件芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)量，縮小了系統(tǒng)的體積提高了系統(tǒng)的可靠性。高集成度高速和高可靠是FPGA/CPLD，最明顯的特點(diǎn)：時(shí)鐘延遲可達(dá)納秒級(jí)結(jié)合其并行工作方式在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測控方面有非常廣闊的應(yīng)用前景。CPLD/FPGA的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同一芯片中實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積易于管理和屏蔽。由于FPGA/CPLD的集成規(guī)模非常大，可利用先進(jìn)的EDA工具進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開發(fā)。由于開發(fā)工具的通用性，設(shè)計(jì)語言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過程幾乎與所用器件的硬件結(jié)構(gòu)沒有關(guān)系，

5、所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性。它幾乎可用于任何型號(hào)和規(guī)模的FPGA/CPLD中。從而使得產(chǎn)品設(shè)計(jì)效率大幅度提高?？梢栽诤芏虝r(shí)間內(nèi)完成十分復(fù)雜的系統(tǒng)，設(shè)計(jì)這正是產(chǎn)品快速進(jìn)入市場最寶貴的特征美國TI公司認(rèn)為一個(gè)ASIC80%的功能可用IP核等現(xiàn)成邏輯合成，而未來大系統(tǒng)的CPLD/FPGA設(shè)計(jì)僅僅是各類再應(yīng)用邏輯與IP核的拼裝。其設(shè)計(jì)周期將更短與ASIC設(shè)計(jì)相比FPGA/CPLD顯著的優(yōu)勢是開發(fā)周期短投資風(fēng)險(xiǎn)小。產(chǎn)品上市速度快市場適應(yīng)能力強(qiáng)和硬件升級(jí)回旋余地大而且當(dāng)產(chǎn)品定型和產(chǎn)量擴(kuò)大后可將

6、在生產(chǎn)中達(dá)到充分檢驗(yàn)的VHDL設(shè)計(jì)迅速實(shí)現(xiàn)ASIC投產(chǎn)。二、課題研究的主要內(nèi)容和預(yù)期目標(biāo)1．主要內(nèi)容本次課題，主要研究的是如何利用CPLD制系統(tǒng)的主控模塊，該模塊主要能實(shí)現(xiàn)如下幾個(gè)功能：對初始頻率信號(hào)的顯示、分頻、輸入控制分頻、分頻后的顯示。完成軟件編程的同時(shí)，對CPLD開發(fā)板進(jìn)行調(diào)試，實(shí)現(xiàn)功能的仿真顯示。鍵盤DSPCPLD顯示器2．預(yù)期目標(biāo)1）預(yù)期設(shè)計(jì)一個(gè)奇偶分頻器，利用CPLD軟件編程實(shí)現(xiàn)頻率分頻電路，主要由DSP，CPLD，鍵盤和顯示器四部分組成。其中輸入分頻模塊主要由外部按鍵控制，根據(jù)用戶所需分頻的多少

7、來自行取值。分頻模塊和顯示模塊則實(shí)現(xiàn)每次操作的分頻和可視化的功能。2）由于主要是對主控模塊進(jìn)行實(shí)現(xiàn)，那么利用CPLD設(shè)計(jì)分頻器程序編譯成功后，還需要對編譯好的程序進(jìn)行波形圖的仿真，通過調(diào)節(jié)參數(shù)來觀察程序能否實(shí)現(xiàn)頻率信號(hào)的顯示，分頻，輸入分頻的設(shè)計(jì)要求。3）然后利用CPLD的開發(fā)板進(jìn)行硬件調(diào)試。我將對完成的分頻器實(shí)行一個(gè)完整的分頻過程，向開發(fā)板輸入一個(gè)已知的頻率信號(hào)，查看顯示功能是否正確，然后通過分頻輸入模塊輸入所需分頻值，最后查看分頻后數(shù)值是否正確。三、課題研究的方法及措施1．研究方法首先要對分頻器的和COLD

8、進(jìn)行了解，這需要查閱一定的資料，清楚分頻器的原理，各項(xiàng)功能的實(shí)現(xiàn)，CPLD的硬件功能和其內(nèi)部的邏輯功能。因?yàn)楸敬窝芯客瓿傻闹饕菍︻l率分頻器的主控模塊進(jìn)行編程，其功能模塊主要顯示、分頻、輸入控制分頻、分頻后的顯示，那么要根據(jù)相關(guān)的資料對這些模塊進(jìn)行編譯。編譯通過后，先用軟件進(jìn)行波形圖的仿真，查看其結(jié)果。如果波形圖軟件仿真通過后，我設(shè)想是把程序下到CPLD開發(fā)板中，通過對按鍵和顯示的設(shè)置