tcl讓vivado更完美.pdf

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1、Tcl讓Vivado更完美葉詠辰資深FPGA工程師，PolycomClubVivado,2014/10?Polycom,Inc.Allrightsreserved.概要?項(xiàng)目背景?經(jīng)驗(yàn)分享?Vivado中的Tcl基本知識(shí)?Vivado下利用Tcl編輯綜合后的網(wǎng)表文件?Vivado下利用Tcl定制豐富的報(bào)告?Tcl和Vivado圖形界面的交互使用?Polycom,Inc.Allrightsreserved.2概要?項(xiàng)目背景?經(jīng)驗(yàn)分享?Vivado中的Tcl基本知識(shí)?Vivado下利用Tcl編輯綜合后的網(wǎng)表文件?Vivado下利用Tcl定制豐富的報(bào)告?Tcl和Vivado圖形界面的交互使用?Po

2、lycom,Inc.Allrightsreserved.3項(xiàng)目背景?Polycom下一代MCU產(chǎn)品?FPGA主要實(shí)現(xiàn)視頻切換和圖像縮放等功能?芯片型號(hào):XC7VX485TTcl?Vivado提供了很多策略用于實(shí)現(xiàn)時(shí)序收斂和資源優(yōu)化?通過(guò)Tcl，Vivado具備了強(qiáng)大的設(shè)計(jì)分析能力?快速定位設(shè)計(jì)中的問(wèn)題?減少設(shè)計(jì)迭代周期?Polycom,Inc.Allrightsreserved.4概要?項(xiàng)目背景?經(jīng)驗(yàn)分享?Vivado中的Tcl基本知識(shí)?Vivado下利用Tcl編輯綜合后的網(wǎng)表文件?Vivado下利用Tcl定制豐富的報(bào)告?Tcl和Vivado圖形界面的交互使用?Polycom,Inc.All

3、rightsreserved.5Vivado網(wǎng)表中的基本對(duì)象portnetpin?每個(gè)對(duì)象都有自己的屬性?有些屬性是只讀的cellcell?有些屬性是可編輯的?通過(guò)屬性過(guò)濾可查找對(duì)象cellcellpackagepincellIObank?Polycom,Inc.Allrightsreserved.6Vivado中的五個(gè)常用Tcl命令Command-hierarchical-regexp-nocase-filter-of_objectsget_cells√√√√√get_nets√√√√√get_pins√√√√√get_portsX√√√√get_clocksX√√√√?-hierarch

4、ical??-hier?-of_objects??-of?-filter:使用屬性過(guò)濾A.B.可以利用多個(gè)屬性進(jìn)行過(guò)濾C.返回值為二進(jìn)制類型的屬性可進(jìn)行邏輯操作字符串比較equal==①get_ports-filter{DIRECTION==IN&&NAME!~"*RESET*"}notequal!=match=~②get_cells-filter{IS_PRIMITIVE&&!IS_SEQUENTIAL}notmatch!~③get_cells-hier{*State**reg*}④get_cells??get_cells*?Polycom,Inc.Allrightsreserved.7基

5、本對(duì)象之間的關(guān)系IObankcellportnetPackagePinpinclock示例:輸入get_cells-of[get_nets-of[get_pins-of[get_cellswbDataForInput_IBUF_inst]-filter{DIRECTION==OUT}]]輸出wbDataForInputReg_regvalidForEgressFifo_reg[0]_i_1wbDataForInput_IBUF_inst?Polycom,Inc.Allrightsreserved.8概要?項(xiàng)目背景?經(jīng)驗(yàn)分享?Vivado中的Tcl基本知識(shí)?Vivado下利用Tcl編輯綜合后的

6、網(wǎng)表文件?Vivado下利用Tcl定制豐富的報(bào)告?Tcl和Vivado圖形界面的交互使用?Polycom,Inc.Allrightsreserved.9利用Tcl編輯綜合后的網(wǎng)表的主要應(yīng)用?在網(wǎng)表中插入觸發(fā)器（FF）?在邏輯級(jí)數(shù)較大的時(shí)序路徑上插入FF?節(jié)省運(yùn)行時(shí)間?在DSP48E1之前或之后插入FF?在RAMB36E1之前或之后插入FF?無(wú)需重新綜合?降低大扇出信號(hào)的扇出?快速定位問(wèn)題?對(duì)大扇出網(wǎng)線做寄存器復(fù)制?避免重新綜合結(jié)果的不一致使?在大扇出網(wǎng)線上插入BUFG問(wèn)題無(wú)法復(fù)現(xiàn)?修改測(cè)試信號(hào)?將FPGA內(nèi)部信號(hào)連接到管腳上用于測(cè)試?刪除網(wǎng)表中不需要的對(duì)象?刪除指定模塊或網(wǎng)線?Polycom

7、,Inc.Allrightsreserved.10案例1：在邏輯級(jí)數(shù)較大的時(shí)序路徑中插入FF原始的邏輯級(jí)數(shù)較大的時(shí)序路徑I0I1組合邏輯I2OI3I4FF插入FFC需要插入哪種I5CEI0Q類型的FF？LUT6ODI1RI0LUT2FDREI1FF組合邏輯I2OI3重新綜合插入FFI4I5LUT6?Polycom,Inc.Allrightsreserved.11確定FF的類型?新插入FF需要注意的三個(gè)問(wèn)題FD