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《EDA技術及其應用(第二版) 教學課件 作者 潘松 王芳 張筱云第5章 宏功能模塊使用方法.ppt》由會員上傳分享，免費在線閱讀，更多相關內(nèi)容在教育資源-天天文庫。
1、第5章宏功能模塊使用方法5.1基于LPM模塊的計數(shù)器設計5.1.1計數(shù)器LPM模塊文本文件的調(diào)用（1）打開宏功能塊調(diào)用管理器。5.1基于LPM模塊的計數(shù)器設計5.1.1計數(shù)器LPM模塊文本文件的調(diào)用（2）單擊Next按鈕后打開如圖5-3所示的對話框。5.1基于LPM模塊的計數(shù)器設計5.1.1計數(shù)器LPM模塊文本文件的調(diào)用（3）再單擊Next按鈕，打開如圖5-4所示的對話框。5.1基于LPM模塊的計數(shù)器設計5.1.1計數(shù)器LPM模塊文本文件的調(diào)用（4）再單擊Next按鈕，打開如圖5-5所示的對話框。5.1.2LPM計數(shù)器程序與參數(shù)傳遞語句5.1基于LPM模塊的計數(shù)器設計5.1.2
2、LPM計數(shù)器程序與參數(shù)傳遞語句defparam<宏模塊元件例化名>.<宏模塊參數(shù)名>=<參數(shù)值>5.1基于LPM模塊的計數(shù)器設計5.1.3創(chuàng)建工程與仿真測試5.2流水線乘法累加器設計5.2流水線乘法累加器設計5.2.1LPM加法器模塊設置5.2流水線乘法累加器設計5.2.1LPM加法器模塊設置5.2流水線乘法累加器設計5.2.2LPM乘法器模塊設置5.2流水線乘法累加器設計5.2.3仿真乘法累加器5.2流水線乘法累加器設計5.2.3仿真乘法累加器5.2流水線乘法累加器設計5.2.4乘法器的Verilog文本表述和相關屬性設置5.2流水線乘法累加器設計5.2.4乘法器的Veril
3、og文本表述和相關屬性設置5.2流水線乘法累加器設計5.2.4乘法器的Verilog文本表述和相關屬性設置5.3LPM_RAM模塊的設置5.3.1初始化文件生成1．建立.mif格式文件（1）直接編輯法。5.3LPM_RAM模塊的設置（2）文件編輯法。5.3LPM_RAM模塊的設置（3）用C等軟件生成。（4）專用mif文件生成器。5.3LPM_RAM模塊的設置2．建立.hex格式文件5.3LPM_RAM模塊的設置5.3.2LPM_RAM設置和調(diào)用5.3LPM_RAM模塊的設置5.3.2LPM_RAM設置和調(diào)用5.3LPM_RAM模塊的設置5.3.2LPM_RAM設置和調(diào)用5.3L
4、PM_RAM模塊的設置5.3.2LPM_RAM設置和調(diào)用5.3LPM_RAM模塊的設置5.3.3測試LPM_RAM5.3LPM_RAM模塊的設置5.3.4存儲器的Verilog文本描述及相關屬性應用5.3LPM_RAM模塊的設置5.3.4存儲器的Verilog文本描述及相關屬性應用1．存儲器端口描述5.3LPM_RAM模塊的設置2．存儲器的Verilog一般描述5.3LPM_RAM模塊的設置3．存儲器初始化文件屬性應用5.3LPM_RAM模塊的設置3．存儲器初始化文件屬性應用5.3LPM_RAM模塊的設置4．文本方式調(diào)用存儲器LPM模塊5.4LPM_ROM的定制和使用5.4.1
5、LPM_ROM定制和測試5.4LPM_ROM的定制和使用5.4.1LPM_ROM定制和測試5.4LPM_ROM的定制和使用5.4.2LPM存儲器模塊替代設置5.4LPM_ROM的定制和使用5.4.3正弦信號發(fā)生器設計5.4LPM_ROM的定制和使用5.4.3正弦信號發(fā)生器設計5.4LPM_ROM的定制和使用5.4.3正弦信號發(fā)生器設計5.4LPM_ROM的定制和使用5.4.4硬件實現(xiàn)和測試5.4LPM_ROM的定制和使用5.4.4硬件實現(xiàn)和測試5.5在系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器應用（1）打開在系統(tǒng)存儲單元編輯窗口。5.5在系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器應用（1）打開在系統(tǒng)存儲單元編輯窗
6、口。5.5在系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器應用（2）讀取ROM中的波形數(shù)據(jù)。5.5在系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器應用（3）寫數(shù)據(jù)。（4）輸入輸出數(shù)據(jù)文件。5.6嵌入式鎖相環(huán)ALTPLL調(diào)用5.6.1嵌入式鎖相環(huán)參數(shù)設置5.6嵌入式鎖相環(huán)ALTPLL調(diào)用5.6.1嵌入式鎖相環(huán)參數(shù)設置（1）為了在此原理圖頂層設計中加入一個鎖相環(huán)，在原理圖編輯窗右鍵點擊，選擇Insert->Symbol。5.6嵌入式鎖相環(huán)ALTPLL調(diào)用5.6.1嵌入式鎖相環(huán)參數(shù)設置（2）在圖5-47所示窗中首先設置輸入時鐘頻率inclk0為20MHz。（3）然后單擊Next按鈕。5.6嵌入式鎖相環(huán)ALTPLL調(diào)用5.6.1
7、嵌入式鎖相環(huán)參數(shù)設置（4）然后單擊Next按鈕，在不同的窗中進行設置。5.6嵌入式鎖相環(huán)ALTPLL調(diào)用5.6.2鎖相環(huán)調(diào)用注意事項5.7DDS實現(xiàn)原理與應用5.7.1DDS原理5.7DDS實現(xiàn)原理與應用5.7.1DDS原理5.7DDS實現(xiàn)原理與應用5.7.2DDS信號發(fā)生器設計實訓項目5-1．查表式硬件運算器設計實訓項目5-2正弦信號發(fā)生器設計5-3基于Verilog表述的頻率計設計實訓項目實訓項目5-4DDS正弦信號發(fā)生器設計5-5移相信號發(fā)生器設計實訓項目5-6VGA簡單圖像顯示控制模
