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《EDA技術及其應用(第二版) 教學課件 作者 潘松 王芳 張筱云第3章 應用VerilogHDL設計數(shù)字系統(tǒng).ppt》由會員上傳分享，免費在線閱讀，更多相關內(nèi)容在教育資源-天天文庫。
1、第3章應用VerilogHDL設計數(shù)字系統(tǒng)3.1組合電路的Verilog描述和設計3.1.12選1多路選擇器設計任務導入3.1組合電路的Verilog描述和設計3.1.22選1多路選擇器的Verilog描述與設計1．模塊表達3.1組合電路的Verilog描述和設計3.1.22選1多路選擇器的Verilog描述與設計2．端口語句、端口信號名和端口模式(1)input：輸入端口。(2)output：輸出端口。(3)inout：雙向端口。3.1組合電路的Verilog描述和設計3.1.22選1多路選擇器的Verilog描述與設計3．賦值語句和條件操作符3.1
2、組合電路的Verilog描述和設計3.1.22選1多路選擇器的Verilog描述與設計4．關鍵字input、output、module、assign5．標識符mux21a、a、b和s等6．規(guī)范的程序書寫格式begin_end，case_endcase7．文件取名和存盤MUX21a.v3.1組合電路的Verilog描述和設計3.1.34選1多路選擇器設計任務導入3.1組合電路的Verilog描述和設計3.1.44選1多路選擇器的Verilog表述與設計3.1組合電路的Verilog描述和設計3.1.44選1多路選擇器的Verilog表述與設計1．reg型
3、變量定義2．過程語句（1）用文字or連接所有敏感信號。（2）用逗號區(qū)分或連接所有敏感信號。（3）省略形式。3.1組合電路的Verilog描述和設計3.1.44選1多路選擇器的Verilog表述與設計3．塊語句begin_end3.1組合電路的Verilog描述和設計3.1.44選1多路選擇器的Verilog表述與設計4．case條件語句和4種邏輯狀態(tài)3.1組合電路的Verilog描述和設計3.1.44選1多路選擇器的Verilog表述與設計5．并位操作和數(shù)字表達3.1組合電路的Verilog描述和設計3.1.54選1多路選擇器的數(shù)據(jù)流描述方式3.1組合
4、電路的Verilog描述和設計1．按位邏輯操作符3.1組合電路的Verilog描述和設計2．等式操作符3.1組合電路的Verilog描述和設計3．a(chǎn)ssign連續(xù)賦值語句3.1組合電路的Verilog描述和設計4．wire定義網(wǎng)線型變量3.1組合電路的Verilog描述和設計4．wire定義網(wǎng)線型變量5．注釋符號3.1組合電路的Verilog描述和設計3.1.64選1多路選擇器的if語句描述方式3.1組合電路的Verilog描述和設計1．if_else條件語句2．過程賦值語句3．數(shù)據(jù)表示方式（1）阻塞式賦值“=”（2）非阻塞式賦值“<=”3.1組合電路
5、的Verilog描述和設計3.1.7全加器設計任務導入3.1組合電路的Verilog描述和設計3.1.7全加器設計任務導入3.1組合電路的Verilog描述和設計3.1.8加法器的Verilog描述與設計1.半加器的Verilog描述3.1組合電路的Verilog描述和設計3.1.8加法器的Verilog描述與設計1.半加器的Verilog描述3.1組合電路的Verilog描述和設計3.1.8加法器的Verilog描述與設計1.半加器的Verilog描述3.1組合電路的Verilog描述和設計3.1.8加法器的Verilog描述與設計1.半加器的Ver
6、ilog描述3.1組合電路的Verilog描述和設計3.1.8加法器的Verilog描述與設計2.全加器頂層文件設計和例化語句3.1組合電路的Verilog描述和設計3.1.8加法器的Verilog描述與設計2.全加器頂層文件設計和例化語句3.1組合電路的Verilog描述和設計3.1.8加法器的Verilog描述與設計3.8位加法器的Verilog描述3.1組合電路的Verilog描述和設計3.1.8加法器的Verilog描述與設計3.8位加法器的Verilog描述3.1組合電路的Verilog描述和設計3.1.8加法器的Verilog描述與設計3.
7、8位加法器的Verilog描述3.2時序電路的Verilog表述和設計3.2.1邊沿觸發(fā)型觸發(fā)器設計任務導入3.2時序電路的Verilog表述和設計3.2.2邊沿觸發(fā)型觸發(fā)器的Verilog表述和設計3.2時序電路的Verilog表述和設計3.2.3電平觸發(fā)型鎖存器設計任務導入3.2時序電路的Verilog表述和設計3.2.4電平觸發(fā)型鎖存器的Verilog表述3.2時序電路的Verilog表述和設計3.2.5含異步復位/時鐘使能型觸發(fā)器設計任務導入3.2時序電路的Verilog表述和設計3.2.6含異步復位/時鐘使能型觸發(fā)器的Verilog表述3.2
8、時序電路的Verilog表述和設計3.2.7同步復位型觸發(fā)器設計任務導入3.2時序電路的Ver
