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1、VerilogHDL及Modelsim仿真范益波AcknowledgmentThisslidesisrevisedfrom“VerilogHDL基礎(chǔ)語法入門”by夏宇聞OutlineVerilog簡介簡單的VerilogHDL模塊Verilog語法要點Verilog的邏輯值和數(shù)據(jù)類型存儲器及有限狀態(tài)機建模可綜合風格的Verilog什么是verilogVerilog是一種硬件設(shè)計語言（HardwareDescriptionLanguage,HDL)主要用于數(shù)字邏輯電路設(shè)計跟VHDL類似Verilog與C語言的關(guān)系VerilogHDL作為一種高級的硬件描述編程語言，有著類
2、似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學習VerilogHDL并不困難，我們只要對VerilogHDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。但是注意：Verilog是硬件設(shè)計語言，跟軟件設(shè)計有本質(zhì)區(qū)別Verilog具有不同的抽象級別系統(tǒng)級(system):用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。算法級(algorithmic):用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。RTL級(RegisterTransferLevel)
3、:描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型?？删C合相對高層的描述門級(gate-level):描述邏輯門以及邏輯門之間的連接的模型。模塊的抽象及數(shù)字電路的基本設(shè)計流程技術(shù)指標：用文字表示用算法表示用高級行為的Verilog模塊表示RTL/功能級：用可綜合的Verilog模塊表示門級/結(jié)構(gòu)級：用實例引用的Verilog模塊表示版圖布局/物理級：用幾何形狀來表示RTLdesign邏輯綜合綜合前仿真綜合后仿真布局布線Verilog的層次性架構(gòu)一個復(fù)雜電路的完整VerilogHDL模型是由若個VerilogHDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。利用Ve
4、rilogHDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計。VerilogHDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。OutlineVerilog簡介簡單的VerilogHDL模塊Verilog語法要點Verilog的邏輯值和數(shù)據(jù)類型存儲器及有限狀態(tài)機建?？删C合風格的Verilog舉例1例[2.1.1]:moduleadder(count,sum,a,b,cin);input[2:0]a,b;//聲明輸出信號equalinputcin;//聲明輸入信號outputcount;o
5、utput[2:0]sum;assign{count,sum}=a+b+cin;endmodule這個例子描述了一個三位的加法器。從例子中可以看出整個VerilogHDL程序是嵌套在module和endmodule聲明語句里的。舉例2例[2.1.2]：modulecompare(equal,a,b);outputequal;input[1:0]a,b;assignequal=（a==b）？1：0;/*如果兩個輸入信號相等,輸出為1。否則為0*/endmodule這個程序描述了一個比較器.在這個程序中,/*........*/和//.........表示注釋部分,注釋只
6、是為了方便程序員理解程序,對編譯是不起作用的。舉例3例[2.1.3]：moduletrist1(out,in,enable);outputout;inputin,enable;mytritri_inst(out,in,enable);endmodulemodulemytri(out,in,enable);outputout;inputin,enable;assignout=enable?In:'bz;endmodule上述程序例子通過另一種方法描述了一個三態(tài)門。在這個例子中存在著兩個模塊：模塊trist1調(diào)用模塊mytri的實例元件。通過這種結(jié)構(gòu)性模塊構(gòu)造可構(gòu)成特大型
7、模塊。簡單舉例后的小結(jié)整個VerilogHDL程序是嵌套在module和endmodule聲明語句里的。每個模塊要進行端口定義,并說明輸入輸出口,然后對模塊的功能進行行為邏輯描述。VerilogHDL程序是由模塊構(gòu)成的。模塊是可以進行層次嵌套的。除了endmodule（及后面會學到的initial，end等）語句外,每個語句和數(shù)據(jù)定義的最后必須有分號可以用/*.....*/和//...對VerilogHDL程序的任何部分作注釋。模塊的測試:基本概念被測模塊激勵和控制信號輸出響應(yīng)和驗證測試模塊的常見形式modulet;reg…;//被測模塊輸入/輸出變
