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《數(shù)據(jù)存儲(chǔ)中并行CRC校驗(yàn)的FPGA實(shí)現(xiàn).pdf》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。
1、2012往儀表技術(shù)與傳感器20l2第l1期InstrumentTechniqueandSensorNo．11數(shù)據(jù)存儲(chǔ)中并行CRC校驗(yàn)的FPGA實(shí)現(xiàn)禹霽陽，張猛，黃丹(1．中國(guó)空間技術(shù)研究院，北京100094；2．中國(guó)兵器科學(xué)研究院，北京100089)摘要：提出了一種基于FPGA的CRC并行設(shè)計(jì)方法，以應(yīng)用到高速數(shù)據(jù)存儲(chǔ)的差錯(cuò)檢驗(yàn)中。通過對(duì)串行CRC結(jié)構(gòu)的推導(dǎo)，得到了并行CRC設(shè)計(jì)的遞歸表達(dá)式，并給出了硬件實(shí)現(xiàn)的結(jié)構(gòu)框圖。同時(shí)，對(duì)生成多項(xiàng)式的異或操作過程進(jìn)行化簡(jiǎn)，利用直通和非操作減少了邏輯資源，降低了關(guān)鍵路徑的延遲。相
2、比于以往的文獻(xiàn)，該設(shè)計(jì)降低了硬件資源的占用，到達(dá)時(shí)間至少降低了22．68％。關(guān)鍵詞：糾錯(cuò)；CRC；FPGA；并行流水中圖分類號(hào)：TP39文獻(xiàn)標(biāo)識(shí)碼：A文章編號(hào)：1002—1841(2012)11—0130～02ImplementationofParallelCRCBased0nFPGAforDataStorageYUJi—yang，ZHANGMeng，HUANGDan(1．ChinaAcademyofSpaceTechnology，BeUing100094，China；2．ChinaResearchInstitute
3、ofOrdnance，BeUing100089，China)Abstract：AparallelCRCdesignbasedonFPGAwasproposedtobeappliedtotheeiTorcorrectionforhigh-speeddataac—cess．TherecursiveexpressionoftheparallelCRCwasobtainedbythedeductionoftheserialCRCarchitecture．InsteadbydirectaccessandNOToperation
4、s，theXORoperationsofthegenerationpolynomialweresimplifiedtoreducethelogiccostandcriticaldata—pathdelay．Comparedtotheconventionalliteratures，theproposeddesigncostslesshardware，andthearrivaltimeredueesatleastby22．68％．Keywords：errorcorrection；CRC；FPGA；parallelpipe
5、line0引言1CRC原理循環(huán)冗余校驗(yàn)CRC(cyclicredundancycheck)由線性分組CRC校驗(yàn)在發(fā)送端要傳送的k位信息碼之后附加1個(gè)r位的碼分支而來，實(shí)現(xiàn)結(jié)構(gòu)簡(jiǎn)單、誤判概率低、檢錯(cuò)能力強(qiáng)，在差錯(cuò)二進(jìn)制檢驗(yàn)碼序列，構(gòu)成總長(zhǎng)為n的二進(jìn)制序列(rt：k+r)，然后控制中得到了廣泛的應(yīng)用。發(fā)送。在接收端根據(jù)規(guī)則進(jìn)行檢驗(yàn)，確定傳送過程是否出錯(cuò)。早期的CRC設(shè)計(jì)主要采用線性反饋移位寄存器(LFSR)來在代數(shù)編碼理論中，將1個(gè)碼序列表示為1個(gè)多項(xiàng)式，碼實(shí)現(xiàn)J，但這種設(shè)計(jì)需要數(shù)據(jù)以位流的形式輸入，整個(gè)校驗(yàn)過序列中各碼
6、元當(dāng)作多項(xiàng)式的系數(shù)。設(shè)編碼前原始信息碼多項(xiàng)程較長(zhǎng)，不適用于高速實(shí)時(shí)處理系統(tǒng)。文獻(xiàn)[4]通過對(duì)LFSR式為m()，m()的最高次冪為k一1，生成多項(xiàng)式為g()，g()形式的狀態(tài)轉(zhuǎn)換，設(shè)計(jì)了多位并行的CRC，把多個(gè)模2減法和的最高冪次為r，CRC碼多項(xiàng)式為r()；編碼后帶CRC的信息移位操作控制在1個(gè)時(shí)鐘周期，降低了整個(gè)計(jì)算的延時(shí)。文獻(xiàn)碼多項(xiàng)式為C()，C()的最高次冪為n(n=+r)。通過對(duì)信[5]利用伽羅什域理論設(shè)計(jì)了并行CRC，文獻(xiàn)[6]對(duì)該設(shè)計(jì)進(jìn)息碼序列左移r位，再除以生成多項(xiàng)式，得到的余式即為監(jiān)督碼行了改善。但
7、這3種設(shè)計(jì)使用了多級(jí)組合邏輯，易造成關(guān)鍵路元，這一過程可以被表示如下：徑的延時(shí)增加。文獻(xiàn)[7]通過對(duì)生成多項(xiàng)式的分解設(shè)計(jì)了8位C()=Xrm()+r()=q()g()(1)并行CRC．文獻(xiàn)[8]通過采用多個(gè)查找表的方式實(shí)現(xiàn)了多位并式中q()為商式。行CRC的設(shè)計(jì)，并對(duì)不同并行位進(jìn)行了邏輯資源和存儲(chǔ)器占用解碼過程只需通過用生成多項(xiàng)式除CRC碼，如果余式為零的對(duì)比。在高速存儲(chǔ)器數(shù)據(jù)交換的過程中，無間隔數(shù)據(jù)流的形則表示無錯(cuò)誤發(fā)生，否則表示傳輸有誤。式使得CRC校驗(yàn)的過程不能產(chǎn)生延時(shí)，同時(shí)高速的數(shù)據(jù)率又要2CRC一4的并行結(jié)
8、構(gòu)推導(dǎo)求設(shè)計(jì)本身具有較高的可執(zhí)行頻率。在這種情況下，必須設(shè)計(jì)對(duì)于常用的36位存儲(chǔ)器，可利用前32位存儲(chǔ)浮點(diǎn)數(shù)據(jù)，并行流水CRC來滿足以上要求，同時(shí)最大限度地降低并行流水后4位做校驗(yàn)位。CRC一4的生成多項(xiàng)式為g()=++1，結(jié)構(gòu)帶來的資源占用的增多。校驗(yàn)碼的產(chǎn)生過程就是32位數(shù)據(jù)對(duì)模2除法的余數(shù)結(jié)果。針對(duì)數(shù)據(jù)存儲(chǔ)過程的差錯(cuò)校驗(yàn)，提出一種基于FP
