eda課程設(shè)計(jì)-航空通信中小數(shù)分頻器的設(shè)計(jì)

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1、航空通信中小數(shù)分頻器的設(shè)計(jì)摘要：FPGA（Field－ProgrammableGateArray），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。本次項(xiàng)目是小數(shù)分頻。小數(shù)分頻是為解決人們想要小數(shù)頻率的愿望，而不局限于整數(shù)頻率。高速發(fā)展的的當(dāng)今社會(huì)是數(shù)字化的時(shí)代，各種各樣的數(shù)字化產(chǎn)品進(jìn)入了市場(chǎng)。而用VHDL語(yǔ)言實(shí)現(xiàn)的數(shù)字產(chǎn)品也在一定范圍內(nèi)滿足市場(chǎng)上不同的需求。用FPGA設(shè)計(jì)的產(chǎn)品不但降低的生產(chǎn)成本，還在一定程度

2、上縮短了生產(chǎn)周期。同時(shí)所需的人力又不是特別多。小數(shù)分頻的基本原理小數(shù)分頻的基本原理是采用脈沖吞吐計(jì)數(shù)器和鎖相環(huán)技術(shù)先設(shè)計(jì)兩個(gè)不同分頻比的整數(shù)分頻器，然后通過(guò)控制單位時(shí)間內(nèi)兩種分頻比出現(xiàn)的不同次數(shù)來(lái)獲得所需要的小數(shù)分頻值。如設(shè)計(jì)一個(gè)分頻系數(shù)為10.1的分頻器時(shí)，可以將分頻器設(shè)計(jì)成9次10分頻，1次11分頻，這樣總的分頻值為：F=（9×10+1×11）/（9+1）=10.1從這種實(shí)現(xiàn)方法的特點(diǎn)可以看出，由于分頻器的分頻值不斷改變，因此分頻后得到的信號(hào)抖動(dòng)較大。當(dāng)分頻系數(shù)為N-0.5（N為整數(shù)）時(shí)，可控制扣除脈沖的時(shí)間，以使輸出成為一個(gè)穩(wěn)定的脈沖頻率，而不是一次N分頻，一次N-1分頻

3、。本次設(shè)計(jì)用VHDL設(shè)計(jì)了小數(shù)分頻器，在QuartusⅡ8.0上仿真，仿真結(jié)果證明本次實(shí)驗(yàn)正確，最后用FPGA器件實(shí)現(xiàn)了小數(shù)分頻器。關(guān)鍵字：FPGA小數(shù)分頻器VHDL頻率計(jì)20目錄1FPGA及VHDL簡(jiǎn)介1.1什么是FPGA41.2FPGA由什么構(gòu)成51.3FPGA設(shè)計(jì)步驟51.4硬件描述語(yǔ)言VHDL102小數(shù)分頻分析及設(shè)計(jì)2.1整數(shù)分頻與半整數(shù)分頻122.2分頻的程序122.3頂層原理圖153外圍及顯示電路設(shè)計(jì)3.1頻率計(jì)163.24位十進(jìn)制頻率計(jì)的設(shè)計(jì)163.34位十進(jìn)制頻率計(jì)系統(tǒng)仿真及結(jié)果173.4TESTCL模塊的設(shè)計(jì)173.5TESTCL模塊系統(tǒng)仿真及結(jié)果194實(shí)驗(yàn)總

4、結(jié)20致謝21參考文獻(xiàn)2120引言隨著各種先進(jìn)雷達(dá)、制導(dǎo)、定位系統(tǒng)、數(shù)字通信設(shè)備及專用測(cè)試儀性能的不斷提高，對(duì)其頻率源的要求越來(lái)越高。頻率源性能的優(yōu)劣，是決定現(xiàn)代電子系統(tǒng)性能優(yōu)劣的主要因素之一。分頻器在CPLD/FPGA的使用頻率較高。目前大多數(shù)采用直接合成、鎖相環(huán)和直接數(shù)字合成之一或不同的組合。但市場(chǎng)上對(duì)于實(shí)現(xiàn)奇數(shù)分頻，半整數(shù)分頻及其他小數(shù)分頻往往不能滿足要求。人們希望有一中靈活的設(shè)計(jì)方法，只需在實(shí)驗(yàn)室就能設(shè)計(jì)分頻器并能馬上投入使用，更改分頻系數(shù)不需要改變?cè)骷螂娐钒?，只需改變?cè)闯绦?，在?shù)分鐘內(nèi)就能完成，并能馬上使用。頻率合成技術(shù)是現(xiàn)代通訊系統(tǒng)的重要組成部分，他將一個(gè)高穩(wěn)定

5、和高準(zhǔn)確度的基準(zhǔn)頻率，經(jīng)過(guò)四則運(yùn)算，產(chǎn)生同樣穩(wěn)定度和基準(zhǔn)度的頻率。分頻器是集成電路中最基礎(chǔ)也是最常用的電路。整數(shù)分頻器的實(shí)現(xiàn)比較簡(jiǎn)單，可采用標(biāo)準(zhǔn)的計(jì)數(shù)器或可編程邏輯器件設(shè)計(jì)實(shí)現(xiàn)。但在某些場(chǎng)合下，時(shí)鐘源與所需的頻率不成整數(shù)倍關(guān)系，此時(shí)可采用小數(shù)分頻器進(jìn)行分頻。本文利用VerilogHDL硬件描述語(yǔ)言的設(shè)計(jì)方式，通過(guò)quartus進(jìn)行仿真，設(shè)計(jì)基于FPGA小數(shù)分頻器。本文采用一個(gè)整數(shù)分頻和一個(gè)半整數(shù)分頻來(lái)實(shí)現(xiàn)小數(shù)分頻。隨著超大規(guī)模集成電路的發(fā)展，利用FPGA小數(shù)分頻為越來(lái)越多的設(shè)備如測(cè)量?jī)x等提供更加精準(zhǔn)的頻率源，從而使的在國(guó)防、民用、醫(yī)學(xué)、生物、物理、化學(xué)等方面有了更大進(jìn)步空間。2

6、01FPGA及VHDL簡(jiǎn)介1.1什么是FPGAFPGA（Field－ProgrammableGateArray），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。目前以硬件描述語(yǔ)言（Verilog或VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至FPGA上進(jìn)行測(cè)試，是現(xiàn)代IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén)電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的

7、組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。　　FPGA一般來(lái)說(shuō)比ASIC（專用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以