fpga課程設(shè)計(jì)---基于fpga多功能電子鐘設(shè)計(jì)

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1、FPGA課程設(shè)計(jì)報(bào)告書(shū)題目：基于FPGA多功能電子鐘設(shè)計(jì)學(xué)院：電氣工程與自動(dòng)化專(zhuān)業(yè)班級(jí)：電信12-3班目錄摘要1第一章FPGA簡(jiǎn)介21.2FPGA基本結(jié)構(gòu)21.3FPGA系統(tǒng)設(shè)計(jì)流程3第二章系統(tǒng)電路設(shè)計(jì)42.1電子鐘的設(shè)計(jì)方案選擇42.2總體設(shè)計(jì)方案42.3顯示電路設(shè)計(jì)52.3.1分頻器電路72.3.2掃描電路電路72.3.3BCD碼多路選擇器72.3.4BCD譯碼器72.3.5位選碼電路82.4電子時(shí)鐘計(jì)數(shù)器電路設(shè)計(jì)82.4.1秒和分計(jì)數(shù)器設(shè)計(jì)82.4.2小時(shí)計(jì)數(shù)器設(shè)計(jì)10總結(jié)12參考文獻(xiàn)13附錄14摘要本文介紹了多功能電子鐘的現(xiàn)狀及發(fā)展動(dòng)態(tài)，多功能電子鐘的

2、應(yīng)用，多功能電子鐘的基本原理和實(shí)現(xiàn)方法以及系統(tǒng)構(gòu)建理論。針對(duì)現(xiàn)行電子鐘設(shè)計(jì)方案實(shí)現(xiàn)起來(lái)相對(duì)復(fù)雜、誤差偏大等弊端，對(duì)以FPGA為核心器件的電子鐘方案進(jìn)行了實(shí)驗(yàn)研究，利用EDA技術(shù)自頂向下的設(shè)計(jì)方法，設(shè)計(jì)電子鐘各模塊及相應(yīng)具體電路，通過(guò)編譯、仿真并下載到FPGA實(shí)驗(yàn)平臺(tái)進(jìn)行測(cè)試，運(yùn)行結(jié)果表明：系統(tǒng)能以較小的誤差顯示時(shí)、分、秒，并且當(dāng)走時(shí)不準(zhǔn)時(shí)，可以通過(guò)相應(yīng)設(shè)置鍵實(shí)現(xiàn)校時(shí)。關(guān)鍵詞：多功能電子鐘；EDA；FPGA18第一章FPGA簡(jiǎn)介1.1FPGA概述FPGA是現(xiàn)場(chǎng)可編程門(mén)陣列（FieldProgrammableGateArray）的簡(jiǎn)稱(chēng)，與之相應(yīng)的CPLD是復(fù)雜可編

3、程邏輯器件（ComplexProgrammableLogicDevice）的簡(jiǎn)稱(chēng)，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱(chēng)為可編程邏輯器件或CPLD/PGFA。CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡(jiǎn)單的74電路。它如同一張白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入或硬件描述語(yǔ)言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過(guò)軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用CPLD/FPGA開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PC

4、B面積，提高系統(tǒng)的可靠性。這些優(yōu)點(diǎn)使得CPLD/FPGA技術(shù)在20世紀(jì)90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了EDA軟件和硬件描述語(yǔ)言HDL的進(jìn)步。1.2FPGA基本結(jié)構(gòu)FPGA具有掩膜可編程門(mén)陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。FPGA一般由3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM組成。這3種可編程電路是：可編程邏輯模塊（CLB—ConfigurableLogicBlock）、輸入/輸出模塊（IOB—I/OBlock）和互連資源（IR—InterconnectResource）。

5、可編程邏輯模塊CLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長(zhǎng)度的連接線段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)CLB之間或CLB、IOB之間以及IOB之間連接起來(lái)，構(gòu)成特定功能的電路。(1)CLB是FPGA的主要組成部分。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。CLB中3個(gè)邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G’、F’和H’。G有4個(gè)輸入變量G1、G2、G3和G4；F也有4個(gè)輸入變量F1、F2、F

6、3和F4。這兩個(gè)函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn)4輸入變量的任意組合邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有3個(gè)輸入信號(hào)；前兩個(gè)是函數(shù)發(fā)生器的輸出G’和F’，而另一個(gè)輸入信號(hào)是來(lái)自信號(hào)變換電路的輸出H1。這個(gè)函數(shù)發(fā)生器能實(shí)現(xiàn)3輸入變量的各種組合函數(shù)。這3個(gè)函數(shù)發(fā)生器結(jié)合起來(lái)，可實(shí)現(xiàn)多達(dá)9變量的邏輯函數(shù)。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過(guò)對(duì)CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來(lái)選擇觸發(fā)器的激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而

7、實(shí)現(xiàn)所需的電路結(jié)構(gòu)。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類(lèi)似于ROM。F和G的輸入等效于ROM的地址碼，通過(guò)查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。另外，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫(xiě)存儲(chǔ)器使用，它由信號(hào)變換18電路控制。(2)輸入/輸出模塊IOB。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。每個(gè)IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向I/O功能。當(dāng)IOB控制的引腳被定義為輸入時(shí)，通過(guò)該引腳的輸入信號(hào)先送入輸入緩沖器。緩沖器

8、的輸出分成兩路：一路可以直接送到MUX