fpga課程設(shè)計---基于fpga多功能電子鐘設(shè)計

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1、FPGA課程設(shè)計報告書題目：基于FPGA多功能電子鐘設(shè)計學院：電氣工程與自動化專業(yè)班級：電信12-3班目錄摘要1第一章FPGA簡介21.2FPGA基本結(jié)構(gòu)21.3FPGA系統(tǒng)設(shè)計流程3第二章系統(tǒng)電路設(shè)計42.1電子鐘的設(shè)計方案選擇42.2總體設(shè)計方案42.3顯示電路設(shè)計52.3.1分頻器電路72.3.2掃描電路電路72.3.3BCD碼多路選擇器72.3.4BCD譯碼器72.3.5位選碼電路82.4電子時鐘計數(shù)器電路設(shè)計82.4.1秒和分計數(shù)器設(shè)計82.4.2小時計數(shù)器設(shè)計10總結(jié)12參考文獻13附錄14摘要本文介紹了多功能電子鐘的現(xiàn)狀及發(fā)展動態(tài)，多功能電子鐘的

2、應用，多功能電子鐘的基本原理和實現(xiàn)方法以及系統(tǒng)構(gòu)建理論。針對現(xiàn)行電子鐘設(shè)計方案實現(xiàn)起來相對復雜、誤差偏大等弊端，對以FPGA為核心器件的電子鐘方案進行了實驗研究，利用EDA技術(shù)自頂向下的設(shè)計方法，設(shè)計電子鐘各模塊及相應具體電路，通過編譯、仿真并下載到FPGA實驗平臺進行測試，運行結(jié)果表明：系統(tǒng)能以較小的誤差顯示時、分、秒，并且當走時不準時，可以通過相應設(shè)置鍵實現(xiàn)校時。關(guān)鍵詞：多功能電子鐘；EDA；FPGA18第一章FPGA簡介1.1FPGA概述FPGA是現(xiàn)場可編程門陣列（FieldProgrammableGateArray）的簡稱，與之相應的CPLD是復雜可編

3、程邏輯器件（ComplexProgrammableLogicDevice）的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡單的74電路。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設(shè)計一個數(shù)字系統(tǒng)。通過軟件仿真可以事先驗證設(shè)計的正確性，在PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時修改設(shè)計而不必改動硬件電路。使用CPLD/FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少PC

4、B面積，提高系統(tǒng)的可靠性。這些優(yōu)點使得CPLD/FPGA技術(shù)在20世紀90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言HDL的進步。1.2FPGA基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計。FPGA一般由3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這3種可編程電路是：可編程邏輯模塊（CLB—ConfigurableLogicBlock）、輸入/輸出模塊（IOB—I/OBlock）和互連資源（IR—InterconnectResource）。

5、可編程邏輯模塊CLB是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路。(1)CLB是FPGA的主要組成部分。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。CLB中3個邏輯函數(shù)發(fā)生器分別是G、F和H，相應的輸出是G’、F’和H’。G有4個輸入變量G1、G2、G3和G4；F也有4個輸入變量F1、F2、F

6、3和F4。這兩個函數(shù)發(fā)生器是完全獨立的，均可以實現(xiàn)4輸入變量的任意組合邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有3個輸入信號；前兩個是函數(shù)發(fā)生器的輸出G’和F’，而另一個輸入信號是來自信號變換電路的輸出H1。這個函數(shù)發(fā)生器能實現(xiàn)3輸入變量的各種組合函數(shù)。這3個函數(shù)發(fā)生器結(jié)合起來，可實現(xiàn)多達9變量的邏輯函數(shù)。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而

7、實現(xiàn)所需的電路結(jié)構(gòu)。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應的組合邏輯函數(shù)輸出。另外，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲器使用，它由信號變換18電路控制。(2)輸入/輸出模塊IOB。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。當IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。緩沖器

8、的輸出分成兩路：一路可以直接送到MUX