verilog代碼風(fēng)格約束

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1、模塊的調(diào)用以及代碼風(fēng)格的約束如何寫verilog代碼通過一段時(shí)間的自學(xué)后，相信大家都有一定的熟悉程度了，但是這個(gè)過程只是限制在對于一個(gè)代碼的理解上。而不是對于電路的理解上。寫代碼是一個(gè)底層的事情，重要的則是在邏輯分析上面的，有一個(gè)思路知道你自己會大概寫出什么樣的東西。信號與信號之間有什么聯(lián)系。Verilog代碼不單單是寫給自己一個(gè)人看的，而是寫給自己的一個(gè)團(tuán)隊(duì)看的，并且需要共同的維護(hù)，共同的去學(xué)習(xí)。模塊的實(shí)例化如何使用自己寫好的模塊進(jìn)行實(shí)例化？如何更好的去利用自己的原來積累的電路知識實(shí)例化的過程很重要實(shí)例化意味著你的代碼或者系統(tǒng)架構(gòu)的問題實(shí)例化程序結(jié)構(gòu)頂層二層三層三層二層三層三層信號

2、課程的任務(wù)實(shí)現(xiàn)并口數(shù)據(jù)進(jìn)行串口輸出的一個(gè)結(jié)構(gòu),要求，推鍵輸四個(gè)數(shù)據(jù)，使用第一個(gè)燈進(jìn)行串行數(shù)據(jù)顯示，依次從高位到低位進(jìn)行顯示。顯示間隔時(shí)間一秒，如果推鍵為1011的時(shí)候，在第一個(gè)燈顯示完后滅掉，同時(shí)第二個(gè)燈顯示且一直保持，直到推鍵的數(shù)據(jù)改變。實(shí)現(xiàn)按鍵的任務(wù)：第一次按鍵，跑馬燈進(jìn)行，再按一次按鍵，計(jì)數(shù)燈進(jìn)行，兩者時(shí)間為進(jìn)行時(shí)間為1s，（可選項(xiàng)：交替進(jìn)行的功能在恢復(fù)后保持原有狀態(tài)）課程任務(wù)提示對于并串互換時(shí)下面兩句話是經(jīng)常用的s_out<=p_in[H];p_in<={p_in[H-1:0],p_in[H]}對于按鍵去抖的時(shí)候，則需要進(jìn)行計(jì)數(shù)器的使用，此個(gè)實(shí)驗(yàn)的目的是為了讓大家知道怎么去延

3、時(shí)，提供一個(gè)觸發(fā)位給FPGA.去抖的設(shè)計(jì)以及檢測上跳沿三種去抖設(shè)計(jì)思路1：記錄一個(gè)按鍵信息，如果出現(xiàn)不同的電位的時(shí)候，延時(shí)50ms，之后再去檢測，如果還是出現(xiàn)不同電位說明有按鍵按下，如果和原來電位一致說明是抖動的原故。2：把時(shí)鐘頻率分頻道0.2s左右后，就會發(fā)現(xiàn)按鍵的抖動可以忽略不計(jì)了3：使用兩個(gè)寄存器記錄按鍵的信息.reg_1<=key;reg_2<=reg_1;從而可以兩個(gè)寄存器進(jìn)行比較，不相同的時(shí)候計(jì)數(shù)器計(jì)數(shù)，相同的時(shí)候計(jì)數(shù)器歸零。知道計(jì)數(shù)器計(jì)數(shù)50ms的時(shí)候輸送信號。