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《QuartusII應(yīng)用向?qū)?wèn)題總結(jié)與解答.ppt》由會(huì)員上傳分享，免費(fèi)在線(xiàn)閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫(kù)。
1、EDA技術(shù)實(shí)用教程第4章QuartusII應(yīng)用向?qū)valuationonly.CreatedwithAspose.Slidesfor.NET3.5ClientProfile5.2.0.0.Copyright2004-2011AsposePtyLtd.CPLD/FPGA的VHDL設(shè)計(jì)的基本流程是什么？為什么需要建立工程，為什么建立了工程后還不能編譯成功？為什么分VHDL輸入和原理圖輸入？如何實(shí)現(xiàn)VHDL輸入和原理圖輸入的切換（創(chuàng)建元件符號(hào)）？如何區(qū)分RTL原理圖和工程原理圖輸入？發(fā)現(xiàn)錯(cuò)誤要如何解決？為什么要經(jīng)常進(jìn)行全程編譯？引腳列表是什么？為什么要進(jìn)行引腳連接？為什么要使
2、用嵌入式邏輯分析儀？嵌入式邏輯分析儀是什么？它的使用步驟如何？Evaluationonly.CreatedwithAspose.Slidesfor.NET3.5ClientProfile5.2.0.0.Copyright2004-2011AsposePtyLtd.時(shí)序仿真VHDL仿真器CPLD/FPGA的VHDL設(shè)計(jì)的基本流程是什么？設(shè)計(jì)輸入原理圖HDL文本綜合FPGA/CPLD適配器FPGA/CPLD編程下載器FPGA/CPLD器件和電路系統(tǒng)功能仿真a基于FPGA的VHDL設(shè)計(jì)流程圖Evaluationonly.CreatedwithAspose.Slidesfor.N
3、ET3.5ClientProfile5.2.0.0.Copyright2004-2011AsposePtyLtd.設(shè)計(jì)輸入VHDL輸入和原理圖輸入綜合（全程編譯）（語(yǔ)法）生成RTL級(jí)描述功能仿真和時(shí)序仿真（理論）適配和下載（硬件實(shí)現(xiàn)）硬件功能調(diào)試前期功能設(shè)計(jì)與開(kāi)發(fā)硬件bug的發(fā)現(xiàn)和修補(bǔ)SIGNALTAP的使用硬件功能的發(fā)展和升級(jí)中期功能設(shè)計(jì)與開(kāi)發(fā)FPGA各設(shè)計(jì)流程的關(guān)系與涉及的操作步驟Evaluationonly.CreatedwithAspose.Slidesfor.NET3.5ClientProfile5.2.0.0.Copyright2004-2011AsposeP
4、tyLtd.為什么需要建立工程，為什么建立了工程后還不能編譯成功？工程是不同的數(shù)字系統(tǒng)設(shè)計(jì)作品的裝載物。在QuartusII中以工程作為設(shè)計(jì)的獨(dú)立單位。工程中有頂層設(shè)計(jì)文件和底層設(shè)計(jì)文件，其關(guān)系是調(diào)用和被調(diào)用的關(guān)系，如同電路板和元件的關(guān)系。由設(shè)計(jì)者自行決定電路板上放什么元件。例：交作業(yè)時(shí)，老師需要上交計(jì)數(shù)器電路板（工程-計(jì)數(shù)器），上交了ROM電路板（工程-ROM）就為交錯(cuò)作業(yè)。工程（工程文件夾名）、頂層設(shè)計(jì)文件和VHDL輸入（原理圖輸入）的文件名需要一一對(duì)應(yīng)（相同），否則會(huì)出錯(cuò)。自頂而下設(shè)計(jì)流程和自底而上的設(shè)計(jì)流程。Evaluationonly.CreatedwithAs
5、pose.Slidesfor.NET3.5ClientProfile5.2.0.0.Copyright2004-2011AsposePtyLtd.4.1基本設(shè)計(jì)流程圖4-1選擇編輯文件的語(yǔ)言類(lèi)型，鍵入源程序并存盤(pán)4.1.1建立工作庫(kù)文件夾和編輯設(shè)計(jì)文件Evaluationonly.CreatedwithAspose.Slidesfor.NET3.5ClientProfile5.2.0.0.Copyright2004-2011AsposePtyLtd.4.1基本設(shè)計(jì)流程圖4-2利用“NewPrejectWizard”創(chuàng)建工程cnt104.1.2創(chuàng)建工程Evaluationo
6、nly.CreatedwithAspose.Slidesfor.NET3.5ClientProfile5.2.0.0.Copyright2004-2011AsposePtyLtd.4.1基本設(shè)計(jì)流程圖4-3將所有相關(guān)的文件都加入進(jìn)此工程4.1.2創(chuàng)建工程Evaluationonly.CreatedwithAspose.Slidesfor.NET3.5ClientProfile5.2.0.0.Copyright2004-2011AsposePtyLtd.4.1基本設(shè)計(jì)流程圖4-4選擇目標(biāo)器件EP2C5T144C84.1.2創(chuàng)建工程Evaluationonly.Created
7、withAspose.Slidesfor.NET3.5ClientProfile5.2.0.0.Copyright2004-2011AsposePtyLtd.為什么分VHDL輸入和原理圖輸入？在QuartusII中，VHDL輸入和原理圖輸入都能完成FPGA的設(shè)計(jì)，他們的地位是均等的。兩種輸入之間可以互相轉(zhuǎn)換和互相調(diào)用，兩者僅為表述形式的不同，其結(jié)果都能形成RTL級(jí)描述。在VHDL輸入中的元件例化，就是文字表述的原理圖輸入。在原理圖中的元件符號(hào)，就是封裝好的VHDL輸入元件，此元件還需要對(duì)應(yīng)的VHDL輸入文件給出其功能，才能在原
