數(shù)字時鐘顯示實(shí)驗(yàn)報(bào)告

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1、實(shí)驗(yàn)名稱：數(shù)字時鐘設(shè)計(jì)實(shí)驗(yàn)儀器及軟件：計(jì)算機(jī)，QUARTASo實(shí)驗(yàn)?zāi)康模?全面了解如何應(yīng)用該碩件描述語言進(jìn)行高速集成電路設(shè)計(jì)；2.通過對數(shù)字時鐘軟件設(shè)計(jì)環(huán)節(jié)與仿真環(huán)節(jié)熟悉QuartusII設(shè)計(jì)與仿真環(huán)境；3.通過對數(shù)字時鐘的設(shè)計(jì)，掌握硬件系統(tǒng)設(shè)計(jì)方法（自底向上或自頂向下），熟悉VHDL語言三種設(shè)計(jì)風(fēng)格，熟悉其芯片硬件實(shí)現(xiàn)的過程。4體會硬件設(shè)計(jì)語言在工程屮的重要性。全面掌握設(shè)計(jì)方法和過程。實(shí)驗(yàn)要求：設(shè)計(jì)一個數(shù)字時鐘，并輸岀到數(shù)碼管顯示時，分，秒。實(shí)驗(yàn)原理：A整體系統(tǒng)實(shí)行自頂下的原則，通過頂層實(shí)體分別串接各個設(shè)計(jì)部件，各個部件接口通

2、過端口映射的方式進(jìn)行串接，從而達(dá)到設(shè)計(jì)目的。B整個程序中涉及的部件有：（1）分頻器，對輸入時鐘40Mhz進(jìn)行40000000分頻，得到1Hz信號，作為計(jì)數(shù)器的計(jì)數(shù)時鐘；對輸入時鐘40Mhz進(jìn)行400000分頻，得到100Hz信號，作為數(shù)碼顯示管位掃描信號（2）計(jì)數(shù)器，用24進(jìn)制計(jì)數(shù)器作為小時位的計(jì)數(shù)，用60進(jìn)制計(jì)數(shù)器作為分位，秒位的計(jì)數(shù)。（3）位選程序，實(shí)現(xiàn)六個數(shù)碼顯示管動態(tài)掃描顯示，（4）LED顯示程序：用于顯示信號在數(shù)碼管。（5）頂層模塊實(shí)體部分，指明了輸入輸岀端口，各部分的聯(lián)系和鏈接,以及通過端口映射連接各部分，實(shí)現(xiàn)整個程

3、序功能。C關(guān)于動態(tài)顯示，掃描頻率設(shè)置為100H乙這個頻率犬于要求的50H乙利用人眼的視覺暫留效果，則看不到閃爍現(xiàn)象，可以實(shí)現(xiàn)動態(tài)顯示功能。D在計(jì)數(shù)器的時鐘選擇上，選擇的是1HZ頻率，滿足了每秒一次的要求。設(shè)計(jì)思路及VHDL代碼E兩個模60的計(jì)數(shù)器來代表時鐘的秒針，分針，再用一個模23的計(jì)數(shù)器來代替吋針。外部基礎(chǔ)時鐘信號作為秒針計(jì)數(shù)器的時鐘信號，秒針計(jì)數(shù)器的近進(jìn)位信號作為分針計(jì)數(shù)器的時鐘信號，分針計(jì)數(shù)器的進(jìn)位信號有作為時針計(jì)數(shù)器的時鐘信號，最后在統(tǒng)一輸出。需要注意的是到23時59分59秒后下次跳動清零，從頭開始?；A(chǔ)時鐘信號選擇1

4、HZ最為簡單。我們做了以40MHZ為基礎(chǔ)時鐘信號的時鐘,主要要點(diǎn)在將40MHZ分頻到1HZ。F面通過原理結(jié)構(gòu)圖描述系統(tǒng)一，頂層實(shí)體模塊源代碼數(shù)字鐘的頂層模塊程序clock.vhdlibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityclockisport(clk:instd_logic;set:instd_logic;qin_s_l:instd_logic_vector(3do

5、wnto0);-秒鐘的低位調(diào)整輸入端qin_s_2:instd_logic_vector(3downto0);-秒鐘的高位調(diào)整輸入端qin_m_l:instd_logic_vector(3downto0);??分鐘的低位調(diào)整輸入端qin_m_2:instd_logic_vector(3downto0);??分鐘的高位調(diào)整輸入端qin_h_l:instd_logic_vector(3downto0);-吋鐘的低位調(diào)整輸入端qin_h_2:instd_logic_vector(3downto0);-時鐘的高位調(diào)整輸入端qout:ou

6、tstd_logic_vector(6downto0);段碼輸出sei:outstd_logic_vector(5downto0)一位選輸岀端);architecturebehaveofclockiscomponentcnt24is:in:in:in:inendclock;stdjogic;std_logic;std_logic_vector(3downto0);std_logic_vector(3downto0);port(clksetdinldin2qoutl:outstd_logic_vector(3downto0);qo

7、ut2:outstd_logic_vector(3downto0));endcomponentcnt24;componentcnt60isport(clk:instd_logic;set:instd_logic;dinl:instd_logic_vector(3downto0);din2:instd_logic_vector(3downto0);qoutl:outstd_logic_vector(3downto0);qout2:outstd_logic_vector(3downto0);carry:outstd_logic);e

8、ndcomponentcnt60;componentfenlisport(clk:instd_logic;qout:outstd_logic);endcomponentfen1;componentfen100isport(clk:instd_logic;qout