用vhdl實現(xiàn)數(shù)字時鐘的設計60139

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1、維普資訊http://www.cqvip.com山西電子技術應用實踐2008年第1期用VHDL實現(xiàn)數(shù)字時鐘的設計劉竹林李晶驊(十堰職業(yè)技術學院電子工程系，湖北十堰442000)摘要：以一款數(shù)字鐘設計為例，較詳細的介紹了如何用VHDL語言設計數(shù)字電路，并給出了部分程序、仿真波形圖，并在MAX+pluslI中進行編譯、仿真、下載。由此說明利用VHDL開發(fā)數(shù)字電路的優(yōu)點。關鍵詞：VHDL；設計；數(shù)字鐘；應用電路中圖分類號：TN953文獻標識碼：A示時、分、秒6個數(shù)字的數(shù)字鐘，則需要6個七段顯示器。若0引言同時點亮這6

2、個七段顯示器，則電路中會產(chǎn)生一個比較大的VHDL硬件描述語言在電子設計自動化(EDA)中扮演電流，很容易造成電路燒壞，我們通過掃描電路來解決這一著重要的角色，它的出現(xiàn)極大的改變了傳統(tǒng)的設計方法、設問題，通過產(chǎn)生一個掃描信號CS(0)一CS(5)來控制6個七計過程乃至設計觀念。由于采用了“自頂向下”(Top一13own)段顯示器，依次點亮6個七段顯示器，也就是每次只點亮一的全新設計方法，使設計師們擺脫了大量的輔助設計工作，個七段顯示器。只要掃描信號cs(0)一cs(5)的頻率超過人而把精力集中于創(chuàng)造性的方案與概念

3、構思上，用新的思路來的眼睛視覺暫留頻率24Hz以上，就可以達到盡管每次點亮發(fā)掘硬件設備的潛力，從而極大地提高了設計效率，縮短了單個七段顯示器，卻能具有6個同時顯示的視覺效果，而且產(chǎn)品的研制周期。顯示也不致閃爍抖動。這種設計方法首先從系統(tǒng)設計人手，在頂層進行功能方其中6位掃描信號一方面控制七段顯示器依次點亮，一框圖的劃分和結構設計。在方框圖一級進行仿真、糾錯，并方面控制6選1選擇器輸出相應顯示數(shù)字。用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級2模塊設計進行驗證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對

4、應的物理實現(xiàn)級可以是印刷電路板或專用集成電路。由2．1VHDL語言的基本結構于設計的主要仿真和調(diào)試過程是在高層次上完成的，這不僅一個獨立的設計實體通常包括：實體(ENTITY)、結構有利于早期發(fā)現(xiàn)結構設計上的錯誤，避免設計工作的浪費，而體(ARcHITECrURE)、配置(CONFIGI瓜AT10N)、包集合且也減少了邏輯功能仿真的工作量，提高了設計的一次成功率。(PAcKGE)、和庫(LIB1)5個部分。其中實體用于描述1用vHDL設計一款數(shù)字鐘所設計的系統(tǒng)的外部接口信號；構造體用于描述系統(tǒng)內(nèi)部的結構和行為；

5、建立輸入和輸出之間的關系；配置語句安裝具我們設計的數(shù)字時鐘原理框圖如圖1。其基本功能劃體元件到實體一結構體對，可以被看作是設計的零件清單；分為：計數(shù)模塊(包括秒、分、時)、譯碼模塊、掃描顯示控制模包集合存放各個設計模塊共享的數(shù)據(jù)類型、常數(shù)和子程序塊。計數(shù)模塊由兩個60進制計數(shù)器和一個24進制計數(shù)器組等；庫是專門存放預編譯程序包的地方。Ⅵ{I)L程序設計基成，分別對秒、分、小時進行計數(shù)，當計數(shù)到23點59分59秒本結構如圖2。的時候，即一天結束，計數(shù)器清零，新的一天重新開始計數(shù)。?‘--一一’--一一一一一一‘-

6、一’^2．2．1計數(shù)模塊(建立VHDL語言的工程文件)計數(shù)模塊由兩個60進制計數(shù)器和一個24進制計數(shù)器組成，分別對秒、分、小時進行計數(shù)。其VHDL源程序相差圖1數(shù)字時鐘原理框圖不大由于篇幅有限，這里我們以秒模塊的實現(xiàn)為例。程序如秒計數(shù)器的計數(shù)時鐘信號為1Hz的標準信號，可以由系下：統(tǒng)板上提供的4MHz信號通過2分頻得到。秒計數(shù)器的進libraryieee：位輸出信號作為分鐘計數(shù)器的計數(shù)信號，分鐘計數(shù)器的進位useieee．std—loNc一1164．a(chǎn)ll；輸出信號又作為小時計數(shù)器的計數(shù)信號。設計一個同時顯en

7、titytaunter一60一bcdis收稿日期：2007—06—04第一作者劉竹林男27歲助教維普資訊http://www.cqvip.com48山西電子技術2008年port(cen，clk，setfime：instd—logic；S—ten：S—ten+1；q—one~outintegerrange0to9；elseq—ten：outintegerrange0to9；S—ten：=0；co：outstd—logic)；endif；endcounter—60——bed；endif；architecturer

8、t1ofcounter一60一bcdiSendif；signalCO0"std—logic；endif；signalclkI：std—logic；q—one<=S—one；componentdffisq—ten<=S—ten；port(clk，d：instd—logic；ifS—ten=5andS—one9thenq：outstd，logic)；co<=’1’：endcomponent