用vhdl實(shí)現(xiàn)數(shù)字時(shí)鐘的設(shè)計(jì)60139

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維普資訊http://www.cqvip.com山西電子技術(shù)應(yīng)用實(shí)踐2008年第1期用VHDL實(shí)現(xiàn)數(shù)字時(shí)鐘的設(shè)計(jì)劉竹林李晶驊(十堰職業(yè)技術(shù)學(xué)院電子工程系，湖北十堰442000)摘要：以一款數(shù)字鐘設(shè)計(jì)為例，較詳細(xì)的介紹了如何用VHDL語(yǔ)言設(shè)計(jì)數(shù)字電路，并給出了部分程序、仿真波形圖，并在MAX+pluslI中進(jìn)行編譯、仿真、下載。由此說明利用VHDL開發(fā)數(shù)字電路的優(yōu)點(diǎn)。關(guān)鍵詞：VHDL；設(shè)計(jì)；數(shù)字鐘；應(yīng)用電路中圖分類號(hào)：TN953文獻(xiàn)標(biāo)識(shí)碼：A示時(shí)、分、秒6個(gè)數(shù)字的數(shù)字鐘，則需要6個(gè)七段顯示器。若0引言同時(shí)點(diǎn)亮這6個(gè)七段顯示器，則電路中會(huì)產(chǎn)生一個(gè)比較大的VHDL硬件描述語(yǔ)言在電子設(shè)計(jì)自動(dòng)化(EDA)中扮演電流，很容易造成電路燒壞，我們通過掃描電路來解決這一著重要的角色，它的出現(xiàn)極大的改變了傳統(tǒng)的設(shè)計(jì)方法、設(shè)問題，通過產(chǎn)生一個(gè)掃描信號(hào)CS(0)一CS(5)來控制6個(gè)七計(jì)過程乃至設(shè)計(jì)觀念。由于采用了“自頂向下”(Top一13own)段顯示器，依次點(diǎn)亮6個(gè)七段顯示器，也就是每次只點(diǎn)亮一的全新設(shè)計(jì)方法，使設(shè)計(jì)師們擺脫了大量的輔助設(shè)計(jì)工作，個(gè)七段顯示器。只要掃描信號(hào)cs(0)一cs(5)的頻率超過人而把精力集中于創(chuàng)造性的方案與概念構(gòu)思上，用新的思路來的眼睛視覺暫留頻率24Hz以上，就可以達(dá)到盡管每次點(diǎn)亮發(fā)掘硬件設(shè)備的潛力，從而極大地提高了設(shè)計(jì)效率，縮短了單個(gè)七段顯示器，卻能具有6個(gè)同時(shí)顯示的視覺效果，而且產(chǎn)品的研制周期。顯示也不致閃爍抖動(dòng)。這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)人手，在頂層進(jìn)行功能方其中6位掃描信號(hào)一方面控制七段顯示器依次點(diǎn)亮，一框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并方面控制6選1選擇器輸出相應(yīng)顯示數(shù)字。用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)2模塊設(shè)計(jì)進(jìn)行驗(yàn)證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。?．1VHDL語(yǔ)言的基本結(jié)構(gòu)于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這不僅一個(gè)獨(dú)立的設(shè)計(jì)實(shí)體通常包括：實(shí)體(ENTITY)、結(jié)構(gòu)有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，而體(ARcHITECrURE)、配置(CONFIGI瓜AT10N)、包集合且也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。(PAcKGE)、和庫(kù)(LIB1)5個(gè)部分。其中實(shí)體用于描述1用vHDL設(shè)計(jì)一款數(shù)字鐘所設(shè)計(jì)的系統(tǒng)的外部接口信號(hào)；構(gòu)造體用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；建立輸入和輸出之間的關(guān)系；配置語(yǔ)句安裝具我們?cè)O(shè)計(jì)的數(shù)字時(shí)鐘原理框圖如圖1。其基本功能劃體元件到實(shí)體一結(jié)構(gòu)體對(duì)，可以被看作是設(shè)計(jì)的零件清單；分為：計(jì)數(shù)模塊(包括秒、分、時(shí))、譯碼模塊、掃描顯示控制模包集合存放各個(gè)設(shè)計(jì)模塊共享的數(shù)據(jù)類型、常數(shù)和子程序塊。計(jì)數(shù)模塊由兩個(gè)60進(jìn)制計(jì)數(shù)器和一個(gè)24進(jìn)制計(jì)數(shù)器組等；庫(kù)是專門存放預(yù)編譯程序包的地方。Ⅵ{I)L程序設(shè)計(jì)基成，分別對(duì)秒、分、小時(shí)進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)到23點(diǎn)59分59秒本結(jié)構(gòu)如圖2。的時(shí)候，即一天結(jié)束，計(jì)數(shù)器清零，新的一天重新開始計(jì)數(shù)。?‘--一一’--一一一一一一‘-一’^2．2．1計(jì)數(shù)模塊(建立VHDL語(yǔ)言的工程文件)計(jì)數(shù)模塊由兩個(gè)60進(jìn)制計(jì)數(shù)器和一個(gè)24進(jìn)制計(jì)數(shù)器組成，分別對(duì)秒、分、小時(shí)進(jìn)行計(jì)數(shù)。其VHDL源程序相差圖1數(shù)字時(shí)鐘原理框圖不大由于篇幅有限，這里我們以秒模塊的實(shí)現(xiàn)為例。程序如秒計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)為1Hz的標(biāo)準(zhǔn)信號(hào)，可以由系下：統(tǒng)板上提供的4MHz信號(hào)通過2分頻得到。秒計(jì)數(shù)器的進(jìn)libraryieee：位輸出信號(hào)作為分鐘計(jì)數(shù)器的計(jì)數(shù)信號(hào)，分鐘計(jì)數(shù)器的進(jìn)位useieee．std—loNc一1164．a(chǎn)ll；輸出信號(hào)又作為小時(shí)計(jì)數(shù)器的計(jì)數(shù)信號(hào)。設(shè)計(jì)一個(gè)同時(shí)顯entitytaunter一60一bcdis收稿日期：2007—06—04第一作者劉竹林男27歲助教 維普資訊http://www.cqvip.com48山西電子技術(shù)2008年port(cen，clk，setfime：instd—logic；S—ten：S—ten+1；q—one~outintegerrange0to9；elseq—ten：outintegerrange0to9；S—ten：=0；co：outstd—logic)；endif；endcounter—60——bed；endif；architecturert1ofcounter一60一bcdiSendif；signalCO0"std—logic；endif；signalclkI：std—logic；q—one<=S—one；componentdffisq—ten<=S—ten；port(clk，d：instd—logic；ifS—ten=5andS—one9thenq：outstd，logic)；co<=’1’：endcomponent；elsebeginco<=’0’：process(clk)endif；variableS—one：integerrange0to9；endprocess；variableS—ten~integerrange0to9；dkI<=notclk；beginU1：dffportmap(clkI，co，co)；ifclk’eventandclk=’1’then2．2．2多路選擇控制模塊ifsettime=’1’then多路選擇控制模塊中掃描控制電路產(chǎn)生掃描信號(hào)一方ifS—one<9then面控制6個(gè)七段顯示器每次只點(diǎn)亮一個(gè)七段顯示器；另一方S—one：S—one+1；面同時(shí)控制6×1多路選擇器輸出相應(yīng)的顯示數(shù)字。由于篇else幅有限代碼就省略了。S—one：0：2．2．3顯示譯碼模塊的設(shè)計(jì)ifS—ten<5then該模塊描述了一個(gè)共陰極數(shù)碼管顯示驅(qū)動(dòng)電路，其輸入S—ten：S—ten+1：為選擇控制模塊的輸出，輸出信號(hào)分別接在數(shù)碼管的的7個(gè)rise段。例如當(dāng)輸入為‘0’時(shí)，輸出就為“1111110”，數(shù)碼管顯示S—ten：=0；0。由于篇幅有限代碼就省略了。endif；3各模塊的編譯、仿真endif；各模塊設(shè)計(jì)完成后，就要對(duì)其進(jìn)行功能仿真。打開elsifcen=’1’thenMAX+plusII，選擇菜單File／New命令，進(jìn)入出現(xiàn)對(duì)話框選ifS—one<9then擇中選擇“TextEditorFile”選項(xiàng)，即進(jìn)入文本編輯方式新建S—one：=S—one+1：一個(gè)工程。在編譯之前要此工程設(shè)置為當(dāng)前工程。若沒有dse錯(cuò)誤則編譯通過。新建仿真文件，輸入保存。這里以秒模塊S—one~=0：的仿真為例，其結(jié)果如圖3。ifs—ten<5then圖3秒模塊的仿真結(jié)果口選擇下載方式、下載器件型號(hào)最后點(diǎn)擊Configure按鈕將4綜合程序?qū)懭胄酒小＿B接外圍器件即可工作。在編譯各模塊的同時(shí)，生成符號(hào)文件，把各符號(hào)文件按照6結(jié)束語(yǔ)邏輯功能連接起來(如圖4)，當(dāng)然也可以利用元件例化語(yǔ)句進(jìn)行，然后加上輸入輸出端口構(gòu)成頂層系統(tǒng)然后在進(jìn)行編譯。本文通過數(shù)字鐘實(shí)現(xiàn)的例子展現(xiàn)出了現(xiàn)代電子設(shè)計(jì)新方法一EDA技術(shù)的靈活性，層次化設(shè)計(jì)方式的優(yōu)點(diǎn)。VHDL5程序下載至芯片語(yǔ)言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字1)點(diǎn)擊主菜單Assign／Pin／Location／Chip進(jìn)行芯片腳位系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高設(shè)置。2)將實(shí)體定義的端口名字和下載芯片的管腳進(jìn)行具了設(shè)計(jì)效率和可靠性。用VHDL語(yǔ)言實(shí)現(xiàn)電路設(shè)計(jì)者可以體對(duì)應(yīng)。3)最后再進(jìn)行一次編譯，這時(shí)系統(tǒng)將產(chǎn)生可以向?qū)Ｐ闹铝τ谄涔δ艿膶?shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝EPFIOKIO下載的文件。4)將帶芯片的實(shí)驗(yàn)板通過下載電(下轉(zhuǎn)第54頁(yè))纜與計(jì)算機(jī)并口相連，然后給實(shí)驗(yàn)板通電。5)打開下載窗 維普資訊http://www.cqvip.com54山西電子技術(shù)2008年4)系數(shù)，一般取為0．06-02。[4]劉海，郝志峰，林智勇．改進(jìn)遺傳交叉算子求解TSP問33仿真結(jié)果題[J]華南理工大學(xué)學(xué)報(bào)(自然科學(xué)版)，2002，30(12)：71—73．設(shè)有12個(gè)城市(或景點(diǎn))，今從某市出發(fā)遍歷各城市，使之旅行費(fèi)用最少(即找出一條旅費(fèi)最少的路徑)。我們?nèi)》N群代數(shù)為80，染色體個(gè)數(shù)為100，變異概率為02，評(píng)價(jià)函數(shù)魍alpha=01；利用Matlab所編的函數(shù)只要花7094秒就可以g堪得到最短路線。染色體種群進(jìn)化過程實(shí)例如圖3所示：蠱熬參考文獻(xiàn)霰：[1]周明，孫樹棟遺傳算法原理及應(yīng)用[M]．北京：國(guó)m-T-I1增L、；業(yè)出版社．2002．一[2]劉勇，康立山，陳毓屏，等．非數(shù)值并行算法一遺傳算法[M]．北京：科學(xué)出版社，1995．染色體種群進(jìn)化代數(shù)[3]許家玉，經(jīng)亞枝．基于DSP+FPGA的遺傳算法硬件實(shí)圖3染色體種群進(jìn)化過程現(xiàn)[J]．微計(jì)算機(jī)信息，2005，21—1：127—128SolutionofTravelingSalesmanProblemBasedonGeneticAlgorithmWangShui—pingLuHuaZhaoGuang-yu(NavalRepresentativesOfficeofShanghaiPowerStationAuxiliaryEquipmentWorksCo．，Ltd，Shanghai200090，China)Abstract：Theworkingmethodoftravelingsalesmanproblembasedongeneticalgorithmisgiveninapplication，andcombiningthepracticalexample，theprocessofthesolutionandtheresultssimulationarealsointroducedinthispaperAccordingtotheanaly—sis，theimprovedgeneticalgorithmcangetthebetterresultthanthetraditionalgeneticalgorithm．Thisshowsthatthemethodhasbetterfeasibilityandpracticability．Keywords：TSP；geneticalgorithm；C~Ve／"operator(上接第48頁(yè))重要設(shè)計(jì)手段和發(fā)展方向。相關(guān)的因素花費(fèi)過多的時(shí)間和精力。它必將是現(xiàn)代電子的圖4系統(tǒng)頂層圖參考文獻(xiàn)[3]樊國(guó)梁．VHDL語(yǔ)言設(shè)計(jì)數(shù)字電路[J]．國(guó)外電子測(cè)量[1]侯伯亨．VHDL描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)[M]．西技術(shù)，2005(2)．安：西安電子科技大學(xué)出版社，1999．[4]劉麗華．專用集成電路設(shè)計(jì)方法[M]．北京：北京郵電[2]潘松，黃繼業(yè)．EDA技術(shù)實(shí)用教程[M]．科學(xué)技術(shù)出版大學(xué)出版社，2000．社．2002．RealizationofDigitalElectroCircuitsDesigningwithVHDLLiuZhulinLiJing-hua(Dept．ofElectronicsEng．，ShiyanTechnicalInstitute，Shiy~nHubei442000，China)Abstract：ByshowingsomeprcNramcodesandemulationalwavecharts，thepaperintroducesthewayto&signdigitalelectrocir—cultswithVHDLindetailsandgivesUSanexampleofdesigningadigitalclock．Anditcompiles，emulatesanddownloadstheminM_AX+．pluslI，whichelucidatestheadvantagesofdevelopingdigitaldectrocircuitswithVHDL．Keywords：VI-K)L；design；digitalclock；applicationelectrocircuits