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《數(shù)電閻石第五章課后習(xí)題及答案PPT課件.ppt》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫(kù)。
1、第五章學(xué)習(xí)要點(diǎn)：1、不同電路結(jié)構(gòu)觸發(fā)器的動(dòng)作特點(diǎn)；2、不同邏輯功能觸發(fā)器的特性；1.【題5.1】畫(huà)出圖P5.1由與非門組成的SR鎖存器輸出端Q,Q’的電壓波形，輸入端,的電壓波形如圖中所示。解：見(jiàn)圖A5.1.2.3.【題5.4】圖P5.4所示為一個(gè)防抖動(dòng)輸出的開(kāi)關(guān)電路。當(dāng)撥動(dòng)開(kāi)關(guān)S時(shí)，由于開(kāi)關(guān)觸點(diǎn)接通瞬間發(fā)生振顫,和的電壓波形如圖中所示，試畫(huà)出Q,Q’端對(duì)應(yīng)的電壓波形。4.解：見(jiàn)圖A5.4.5.【題5.5】在圖P5.5電路中，若CLK,S,R的電壓波形如圖中所示，試畫(huà)出Q和Q’端與之對(duì)應(yīng)的電壓波形。假定觸發(fā)器的初始狀態(tài)
2、為Q=0.6.解：見(jiàn)圖A5.5.7.【題5.7】若主從結(jié)構(gòu)SR觸發(fā)器各輸入端的電壓波形如圖P5.7中所給出，試畫(huà)出Q,Q’端對(duì)應(yīng)的電壓波形。設(shè)觸發(fā)器的初始狀態(tài)為Q=0.8.解：根據(jù)SR觸發(fā)器邏輯功能的定義和脈沖觸發(fā)方式的動(dòng)作特點(diǎn)（主從結(jié)構(gòu)觸發(fā)器屬于脈沖觸發(fā)方式），即可畫(huà)出如圖A5.7所示的輸出電壓波形圖。9.【題5.8】在脈沖觸發(fā)SR觸發(fā)器電路中，若S,R,CLK端的電壓波形如圖P5.8所示，試畫(huà)出Q,Q’端對(duì)應(yīng)的電壓波形。假定觸發(fā)器的初始狀態(tài)為Q=0.10.解：根據(jù)SR觸發(fā)器邏輯功能的定義及脈沖觸發(fā)方式的動(dòng)作特點(diǎn)，即
3、可畫(huà)出圖A5.8中Q和Q’的電壓波形。11.【題5.9】若主從結(jié)構(gòu)SR觸發(fā)器的CLK,S,R,各輸入端電壓波形如圖P5.9所示，=1，試畫(huà)出Q,Q’端對(duì)應(yīng)的電壓波形。12.解：根據(jù)SR觸發(fā)器邏輯功能的定義及脈沖觸發(fā)方式的動(dòng)作特點(diǎn)，即可畫(huà)出Q,Q’的電壓波形，如圖A5.9所示。13.【題5.11】已知脈沖觸發(fā)JK觸發(fā)器輸入端J,K和CLK的電壓波形如圖P5.11所示，試畫(huà)出Q,Q’端對(duì)應(yīng)的電壓波形。設(shè)觸發(fā)器的初始狀態(tài)為Q=0.14.解：根據(jù)JK觸發(fā)器邏輯功能的定義及脈沖觸發(fā)的動(dòng)作特點(diǎn)，畫(huà)出的Q,Q’端電壓波形如圖A5.1
4、1。15.[題5.12]若主從結(jié)構(gòu)JK觸發(fā)器CLK,,,J,K端的電壓波形如圖P5.12所示，試畫(huà)出Q,Q’端對(duì)應(yīng)的電壓波形。16.解：根據(jù)JK觸發(fā)器邏輯功能的定義及脈沖觸發(fā)方式的動(dòng)作特點(diǎn)，畫(huà)出的Q,Q’端電壓波形如圖A5.12。17.【題5.14】已知維持阻塞結(jié)構(gòu)D觸發(fā)器各輸入端的電壓波形如圖P5.14所示，試畫(huà)出Q,Q’端對(duì)應(yīng)的電壓波形。18.解：根據(jù)D觸發(fā)器邏輯功能的定義及維持阻塞結(jié)構(gòu)所具有的邊沿觸發(fā)方式，即可畫(huà)出Q和Q’的電壓波形如圖A5.14。19.【題5.15】已知CMOS邊沿觸發(fā)方式JK觸發(fā)器各輸入端的電
5、壓波形如圖P5.15所示,試畫(huà)出Q,Q’端對(duì)應(yīng)的電壓波形。20.解：根據(jù)JK觸發(fā)器邏輯功能的定義和邊沿觸發(fā)方式的動(dòng)作特點(diǎn)，畫(huà)出的Q,Q’端電壓波形如圖A5.15。21.【題5.18】設(shè)圖P5.18中各觸發(fā)器的初始狀態(tài)皆為Q=0，試畫(huà)出在CLK信號(hào)連續(xù)作用下各觸發(fā)器輸出端的電壓波形22.解：根據(jù)每個(gè)觸發(fā)器的邏輯功能和觸發(fā)方式，畫(huà)出輸出端Q的電壓波形，如圖A5.18。23.[題5.20]在圖P5.20電路中已知輸入信號(hào)的電壓波形如圖所示，試畫(huà)出與之對(duì)應(yīng)的輸出電壓的波形。觸發(fā)器為維持阻塞結(jié)構(gòu)，初始狀態(tài)為Q=0。（提示：應(yīng)考慮
6、觸發(fā)器和異或門的傳輸延遲時(shí)間。）24.解：當(dāng)=0，Q=0時(shí)，異或門的輸出等于0.變?yōu)楦唠娖揭院?，也變成高電平。因?yàn)橐彩怯|發(fā)器的時(shí)鐘輸入端，所以經(jīng)過(guò)觸發(fā)器的延遲時(shí)間后，Q端被置為1狀態(tài)；再經(jīng)過(guò)異或門的傳輸延遲時(shí)間，回到低電平。因此，高電平持續(xù)時(shí)間等于觸發(fā)器的傳輸延遲時(shí)間與異或門的傳輸延遲時(shí)間之和。從高電平跳變成低電平以后電路的工作過(guò)程與上述過(guò)程類似。這樣就得到了圖A5.20的電壓波形。25.【題5.21】在圖P5.21所示的主從JK觸發(fā)器電路中，CLK和A的電壓波形如圖中所示，試畫(huà)出Q端對(duì)應(yīng)的電壓波形。設(shè)觸發(fā)器的初始狀態(tài)
7、為Q=0.26.解：在CLK=1期間主從JK觸發(fā)器的主觸發(fā)器接收輸入信號(hào)。若此期間出現(xiàn)A=1的信號(hào)，則主從觸發(fā)器被置1，在CLK變?yōu)榈碗娖胶?，從觸發(fā)器隨之被置1，使輸出為Q=1.而當(dāng)CLK回到高電平以后與非門的輸出變?yōu)榈碗娖?，于是又通過(guò)異步置0端R將觸發(fā)器置0.這樣我們就得到了圖A5.21的波形圖。利用這個(gè)電路可以監(jiān)視在CLK=1期間A端是否有高電平信號(hào)輸入。如果A端有高電平輸入信號(hào)，則Q端給出一個(gè)正脈沖；如果A端沒(méi)有輸入信號(hào)，則Q端始終為0.27.
