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《分頻器設(shè)計(jì)內(nèi)容.ppt》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫(kù)。
1、一、實(shí)驗(yàn)項(xiàng)目二、實(shí)驗(yàn)?zāi)康娜?、?shí)驗(yàn)器材四、實(shí)驗(yàn)原理五、實(shí)驗(yàn)步驟六、問(wèn)題與解決七、實(shí)驗(yàn)總結(jié)實(shí)驗(yàn)項(xiàng)目：利用QuatusII仿真實(shí)現(xiàn)分頻器設(shè)計(jì)實(shí)驗(yàn)?zāi)康模菏煜そ虒W(xué)實(shí)驗(yàn)板的使用，初步了解掌握VerilogHDL語(yǔ)言和VHDL語(yǔ)言。熟悉分頻器的功用，學(xué)習(xí)分頻器的設(shè)計(jì)、掌握用VerilogHDL或者VHDL語(yǔ)言描述分頻器的方法。熟悉和掌握FPGA開(kāi)發(fā)軟件QuatusII的基本操作，用QuatusII編譯Verilog和VHDL語(yǔ)言。掌握USB－BLASTER下載工具的安裝、以及程序下載方法。學(xué)會(huì)FPGAI/O引腳分配和實(shí)現(xiàn)過(guò)程。實(shí)驗(yàn)儀器：計(jì)算機(jī)、USB－BLASTER下
2、載線、數(shù)字系統(tǒng)實(shí)驗(yàn)箱、5V穩(wěn)壓電源。實(shí)驗(yàn)原理：一個(gè)數(shù)字系統(tǒng)中往往需要多種頻率的時(shí)鐘脈沖作為驅(qū)動(dòng)源，這樣就需要對(duì)FPGA的系統(tǒng)時(shí)鐘（頻率較高）進(jìn)行分頻。比如在進(jìn)行流水燈、數(shù)碼管動(dòng)態(tài)掃描設(shè)計(jì)時(shí)不能直接使用系統(tǒng)時(shí)鐘（太快而肉眼無(wú)法識(shí)別），或者需要進(jìn)行通信時(shí)，由于通信速度不能太高（由不同的標(biāo)準(zhǔn)限定），這樣就需要對(duì)系統(tǒng)時(shí)鐘分頻以得到較低頻率的時(shí)鐘。分頻器主要分為偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻和小數(shù)分頻，如果在設(shè)計(jì)過(guò)程中采用參數(shù)化設(shè)計(jì)，就可以隨時(shí)改變參量以得到不同的分頻需要。在對(duì)時(shí)鐘要求不是很嚴(yán)格的FPGA系統(tǒng)中，分頻通常都是通過(guò)計(jì)數(shù)器的循環(huán)計(jì)數(shù)來(lái)實(shí)現(xiàn)的。(1)偶數(shù)
3、分頻（2N）偶數(shù)分頻最為簡(jiǎn)單，很容易用模為N的計(jì)數(shù)器實(shí)現(xiàn)50%占空比的時(shí)鐘信號(hào)，即每次計(jì)數(shù)滿N（計(jì)到N-1）時(shí)輸出時(shí)鐘信號(hào)翻轉(zhuǎn)。(2)奇數(shù)分頻（2N+1）使用模為2N+1的計(jì)數(shù)器，讓輸出時(shí)鐘在X-1（X在0到2N-1之間）和2N時(shí)各翻轉(zhuǎn)一次，則可得到奇數(shù)分頻器，但是占空比并不是50%（應(yīng)為X/(2N+1)）。得到占空比為50%的奇數(shù)分頻器的基本思想是：將得到的上升沿觸發(fā)計(jì)數(shù)的奇數(shù)分頻輸出信號(hào)CLK1，和得到的下降沿觸發(fā)計(jì)數(shù)的相同(時(shí)鐘翻轉(zhuǎn)值相同)奇數(shù)分頻輸出信號(hào)CLK2，最后將CLK1和CLK2相或之后輸出，就可以得到占空比為50%的奇數(shù)分頻器。原理圖如
4、下：用QuartusII得到的占空比為50%的9分頻時(shí)鐘輸出信號(hào)outclk如下：(3)半整數(shù)分頻（N-0.5）基本設(shè)計(jì)思想為：首先進(jìn)行模N的計(jì)數(shù)，計(jì)數(shù)到N-1時(shí)輸出時(shí)鐘翻轉(zhuǎn)；而且在計(jì)數(shù)返回到0時(shí)，輸出時(shí)鐘再次翻轉(zhuǎn)。所以，只要使計(jì)數(shù)值N-1保持半個(gè)時(shí)鐘周期，即可實(shí)現(xiàn)N-0.5分頻時(shí)鐘。那么如何保持半個(gè)時(shí)鐘周期呢？因?yàn)橛?jì)數(shù)器是上升沿觸發(fā)計(jì)數(shù)，如果在計(jì)數(shù)值=N-1時(shí)把計(jì)數(shù)器的觸發(fā)時(shí)鐘翻轉(zhuǎn)，則時(shí)鐘的下降沿就變成了上升沿。即計(jì)數(shù)值=N-1時(shí)，時(shí)鐘馬上翻轉(zhuǎn)，則計(jì)數(shù)值保持半個(gè)時(shí)鐘周期后，會(huì)遇到上升沿而使計(jì)數(shù)值歸0.然后計(jì)數(shù)器以翻轉(zhuǎn)了的時(shí)鐘繼續(xù)計(jì)數(shù)，在產(chǎn)生N-0.5個(gè)
5、分頻周期后，時(shí)鐘再次翻轉(zhuǎn)。半整數(shù)分頻器原理圖如下：用QuartusII實(shí)現(xiàn)的2.5分頻時(shí)序圖如下：由通用分頻器電路組成圖可以看到，半整數(shù)分頻器是由整數(shù)分頻器加上二分頻和異或門而構(gòu)成的。實(shí)驗(yàn)步驟：將自己完成設(shè)計(jì)的實(shí)驗(yàn)過(guò)程分為幾步，簡(jiǎn)單說(shuō)明每一步的作用或結(jié)果。在WINDOWS界面雙擊QuatusII圖標(biāo)，進(jìn)入QuatusII開(kāi)發(fā)環(huán)境；選擇“File=>NewProjectWizard”或CreateaNewProject，在彈出的窗口中輸入項(xiàng)目的名稱和存儲(chǔ)位置。單擊Files菜單下的New，選擇DesignFiles下的VHDLFile后單擊OK就能創(chuàng)建一個(gè)
6、后綴名為.vhd的文本文件。另外，如果已經(jīng)有文本存在，可以在Files菜單里面的Open來(lái)選擇你的文件。單擊OK后，在QuartusII窗口的右方看到該文件，寫(xiě)入代碼后選擇“File=>Save”，將文件保存在與項(xiàng)目文件同樣的位置即可。選擇“Processing=》StartCompilation”或通過(guò)點(diǎn)擊快捷菜單按鈕開(kāi)始編譯，編譯通過(guò)后可以查看生成的Report。編譯結(jié)束后，會(huì)出現(xiàn)如下圖所示的對(duì)話框，對(duì)話框會(huì)顯示編譯的錯(cuò)誤和警告的情況在QuatusII平臺(tái)上進(jìn)行波形仿真。單擊Files菜單下的New，選擇Verification/DebuggingF
7、iles下的VectorWaveformFile繪制相應(yīng)的輸入波形文件，然后單擊“OK”確定。在出現(xiàn)波形文件編輯器里，設(shè)置仿真時(shí)間，編輯波形。選擇“processing-》generate?functional?simulation?netlist”,彈出保存對(duì)話框，將波形文件（*vwf）保存至工程目錄下。選擇“processing=》Start?simulation”，生成波形。單擊“assignment=》pins”設(shè)置引腳單擊Processing下面的Compilertool編譯程序；單擊Tools下面的Programmer，選擇USB－BLAST
8、ER下載工具，將后綴為.sof的文件下載到FPGA芯片中，仔細(xì)觀察實(shí)驗(yàn)板上的現(xiàn)象
