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《分頻器設(shè)計 vhdl》由會員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。
1、實(shí)驗(yàn)報告課程名稱電子設(shè)計自動化實(shí)驗(yàn)（基于FPGA）實(shí)驗(yàn)項目分頻器設(shè)計（計數(shù)器設(shè)計）實(shí)驗(yàn)儀器計算機(jī)+QuartusⅡ9.1系別信息與通信工程學(xué)院專業(yè)通信工程班級/學(xué)號學(xué)生姓名實(shí)驗(yàn)日期2012、5成績_______________________指導(dǎo)教師_______________________4HigashiQ83831295分頻器設(shè)計（計數(shù)器設(shè)計）利用VHDL語言,設(shè)計一個輸入1MHz脈沖,分頻后能產(chǎn)生100kHz、10kHz、1kHz、100Hz、10Hz、1Hz時鐘脈沖產(chǎn)生電路。（1）實(shí)驗(yàn)要求①利用VHDL語言編程；②利用仿真軟件進(jìn)行功能仿真；③編程下載到EP1C6
2、Q240C8器件中，利用EDA/SOPC實(shí)驗(yàn)裝置進(jìn)行驗(yàn)證。（2）實(shí)驗(yàn)設(shè)計注意事項實(shí)驗(yàn)要求每相差十倍頻率都有脈沖輸出，故采用十進(jìn)制計數(shù)器對信號分頻設(shè)計方法較為簡單。將十進(jìn)制計數(shù)器做成COMPONENT，利用元件例化語句實(shí)現(xiàn)調(diào)用。電路采用異步工作方式。（3）VHDL代碼LIBRARYIEEE;USEIEEE.std_logic_1164.all;USEIEEE.std_logic_arith.all;USEIEEE.std_logic_unsigned.all;ENTITYfenpin10ISPORT(i:instd_logic;o:inoutstd_logic);ENDENT
3、ITY;ARCHITECTUREfuncOFfenpin10ISSIGNALcount:std_logic_vector(3downto0);SIGNALtmp:std_logic;BEGINPROCESS(i)BEGINIF(i'EVENTANDi='1')THENIF(count="1001")THEN--當(dāng)計數(shù)滿9時進(jìn)位count<=(OTHERS=>'0');tmp<=NOTtmp;ELSEcount<=count+1;ENDIF;ENDIF;ENDPROCESS;4HigashiQ83831295o<=tmp;ENDARCHITECTURE;LIBRARYIEEE
4、;USEIEEE.std_logic_1164.all;USEIEEE.std_logic_arith.all;USEIEEE.std_logic_unsigned.all;ENTITYfenpinISPORT(clk:instd_logic;div_10:bufferstd_logic;div_100:bufferstd_logic;div_1000:bufferstd_logic;div_10000:bufferstd_logic;div_100000:bufferstd_logic;div_1000000:bufferstd_logic);ENDENTITY;ARCH
5、ITECTUREfuncOFfenpinISCOMPONENTfenpin10--元件例化PORT(i:instd_logic;o:inoutstd_logic);ENDCOMPONENT;SIGNALx0,x1,x2,x3,x4,x5:std_logic;BEGINu1:fenpin10PORTMAP(i=>clk,o=>x0);u2:fenpin10PORTMAP(x0,x1);u3:fenpin10PORTMAP(x1,x2);u4:fenpin10PORTMAP(x2,x3);u5:fenpin10PORTMAP(x3,x4);u6:fenpin10PORTMAP(
6、x4,x5);div_10<=x0;div_100<=x1;div_1000<=x2;div_10000<=x3;div_100000<=x4;div_1000000<=x5;ENDARCHITECTURE;（3）仿真結(jié)果4HigashiQ83831295未下載驗(yàn)證、調(diào)試，如發(fā)現(xiàn)錯誤，見諒！——HigashiQ838312954HigashiQ83831295
