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1、使用VHDL進(jìn)行分頻器設(shè)計(jì)作者：ChongyangLee摘要使用VHDL進(jìn)行分頻器設(shè)計(jì)作者：ChongyangLee本文使用實(shí)例描述了在FPGA/CPLD上使用VHDL進(jìn)行分頻器設(shè)計(jì)，包括偶數(shù)分頻、非50%占空比和50%占空比的奇數(shù)分頻、半整數(shù)（N+0.5）分頻、小數(shù)分頻、分?jǐn)?shù)分頻以及積分分頻。所有實(shí)現(xiàn)均可通過SynplifyPro或FPGA生產(chǎn)廠商的綜合器進(jìn)行綜合，形成可使用的電路，并在ModelSim上進(jìn)行驗(yàn)證。目錄概述............................................
2、...........................................................................................1計(jì)數(shù)器..................................................................................................................................1普通計(jì)數(shù)器...........................
3、.......................................................................................1約翰遜計(jì)數(shù)器.............................................................................................................3分頻器...................................................
4、...............................................................................4偶數(shù)分頻器..................................................................................................................4奇數(shù)分頻器.....................................................
5、.............................................................6半整數(shù)分頻器.............................................................................................................9小數(shù)分頻器...........................................................................
6、.....................................11分?jǐn)?shù)分頻器................................................................................................................15積分分頻器...............................................................................................
7、.................18概述分頻器是數(shù)字電路中最常用的電路之一，在FPGA的設(shè)計(jì)中也是使用效率非常高的基本設(shè)計(jì)?；贔PGA實(shí)現(xiàn)的分頻電路一般有兩種方法：一是使用FPGA芯片內(nèi)部提供的鎖相環(huán)電路，如ALTERA提供的PLL（PhaseLockedLoop），Xilinx提供的DLL（DelayLockedLoop）；二是使用硬件描述語言，如VHDL、VerilogHDL等。使用鎖相環(huán)電路有許多優(yōu)點(diǎn)，如可以實(shí)現(xiàn)倍頻；相位偏移；占空比可調(diào)等。但FPGA提供的鎖相環(huán)個(gè)數(shù)極為有限，不能滿足使用要求。因此使
8、用硬件描述語言實(shí)現(xiàn)分頻電路經(jīng)常使用在數(shù)字電路設(shè)計(jì)中，消耗不多的邏輯單元就可以實(shí)現(xiàn)對(duì)時(shí)鐘的操作，具有成本低、可編程等優(yōu)點(diǎn)。計(jì)數(shù)器計(jì)數(shù)器是實(shí)現(xiàn)分頻電路的基礎(chǔ)，計(jì)數(shù)器有普通計(jì)數(shù)器和約翰遜計(jì)數(shù)器兩種。這兩種計(jì)數(shù)器均可應(yīng)用在分頻電路中。普通計(jì)數(shù)器最普通的計(jì)數(shù)器是加法（或減法）計(jì)數(shù)器。下面是加法計(jì)數(shù)器的VHDL實(shí)現(xiàn)，其SynplifyPro下的RTLView如圖1所示。--fileName:rip
