VHDL語言分頻器的設(shè)計說明.ppt

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1、專題二.經(jīng)典模塊設(shè)計——分頻器設(shè)計專題內(nèi)容：1.分頻器的原理2.二進(jìn)制分頻器的設(shè)計3.偶數(shù)分頻器的設(shè)計4.奇數(shù)分頻器的設(shè)計5.占空比可調(diào)的分頻器的設(shè)計6.小數(shù)分頻器的設(shè)計1.分頻器的原理分頻器就是對較高頻率的信號進(jìn)行分頻，得到較低頻率的信號。常見的分頻器有二進(jìn)制分頻器、偶數(shù)分頻器、奇數(shù)分頻器、占空比可調(diào)的分頻器和小數(shù)分頻器。分頻系數(shù)（倍率）rate=fin/fout2.二進(jìn)制分頻器的設(shè)計二進(jìn)制分頻就是對輸入時鐘進(jìn)行2的整數(shù)次冪分頻。設(shè)計原理：（rate=2N，N是整數(shù)）定義一個N位的計數(shù)器，對輸入的時鐘脈沖進(jìn)行計

2、數(shù)，計數(shù)結(jié)果的第N-1位就是對輸入時鐘的2的N次冪分頻。將相應(yīng)的位數(shù)取出即可得到分頻時鐘。二進(jìn)制分頻器的VHDL源程序Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;Useieee.std_logic_arith.all;Entityfdivisgeneric(N:integer:=3);--rate=2N，N為正整數(shù)port(clkin:INstd_logic;clkout:OUTstd_logic);Endfdiv;A

3、rchitectureaoffdivissignalcnt:std_logic_vector(N-1downto0);Beginprocess(clkin)beginif(clkin'eventandclkin='1')thencnt<=cnt+1;endif;endprocess;clkout<=cnt(N-1);Enda;仿真結(jié)果從波形圖可以看到，clkout是clkin的8分頻，也就是2的3次冪分頻。如果要產(chǎn)生其他次冪分頻，直接修改generic類屬變量參數(shù)即可。3.偶數(shù)分頻器的設(shè)計rate=even（偶數(shù)

4、），占空比50%設(shè)計原理：定義一個計數(shù)器對輸入時鐘進(jìn)行計數(shù)，在計數(shù)的前一半時間里，輸出高電平，在計數(shù)的后一半時間里，輸出低電平，這樣輸出的信號就是占空比為50%的偶數(shù)分頻信號。例如，6分頻，計數(shù)值為0~2輸出高電平，計數(shù)值為3~5輸出低電平。偶數(shù)分頻器的VHDL源程序(1)Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;Useieee.std_logic_arith.all;Entityfdivisgeneric(N:in

5、teger:=6);--rate=N，N是偶數(shù)port(clkin:INstd_logic;clkout:OUTstd_logic);Endfdiv;Architectureaoffdivissignalcnt:integerrange0ton-1;Beginprocess(clkin)--計數(shù)beginif(clkin'eventandclkin='1')thenif(cnt

6、據(jù)計數(shù)值，控制輸出時鐘脈沖的高、低電平beginif(cnt

7、n:INstd_logic;clkout:OUTstd_logic);Endfdiv;Architectureaoffdivissignalcnt:integerrange0ton/2-1;signaltemp:std_logic;Beginprocess(clkin)beginif(clkin'eventandclkin='1')thenif(cnt=n/2-1)thencnt<=0;temp<=NOTtemp;elsecnt<=cnt+1;endif;endif;endprocess;clkout<=temp

8、;Enda;仿真結(jié)果從波形圖可以看到，clkout是clkin的6分頻。如果要產(chǎn)生其他分頻，直接修改generic類屬變量參數(shù)即可。4.奇數(shù)分頻器的設(shè)計rate=odd（奇數(shù)），占空比50%設(shè)計原理：定義兩個計數(shù)器，分別對輸入時鐘的上升沿和下降沿進(jìn)行計數(shù)，然后把這兩個計數(shù)值輸入一個組合邏輯，用其控制輸出時鐘的電平。這是因為計數(shù)值為奇數(shù)，占空比為50%，前半個和后半個周期所