數(shù)控分頻器的設(shè)計(jì)

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1、課程設(shè)計(jì)論文數(shù)控分頻器的設(shè)計(jì)姓名：學(xué)號(hào)：專業(yè)：電子信息工程班級(jí)：0932522012年11月9日數(shù)控分頻器的設(shè)計(jì)摘要在數(shù)字邏輯電路設(shè)計(jì)中，分頻器是一種基本電路。通常用來(lái)對(duì)某個(gè)給定頻率進(jìn)行分頻，以得到所需的頻率。數(shù)控分頻器的功能是在輸入端輸入不同數(shù)據(jù)時(shí),對(duì)輸入時(shí)鐘產(chǎn)生不同的分頻比,使輸出信號(hào)的頻率為輸入數(shù)據(jù)的函數(shù)。數(shù)控分頻器的輸出信號(hào)頻率為輸入數(shù)據(jù)的函數(shù)。用傳統(tǒng)的方法設(shè)計(jì),其設(shè)計(jì)過(guò)程和電路都比較復(fù)雜,且設(shè)計(jì)成果的可修改性和可移植性都較差?；赩HDL的數(shù)控分頻器設(shè)計(jì),整個(gè)過(guò)程簡(jiǎn)單、快捷,極易修改,可移植性強(qiáng)。他可利用并行預(yù)置數(shù)的加法計(jì)數(shù)器和減法計(jì)數(shù)

2、器實(shí)現(xiàn)。廣泛應(yīng)用于電子儀器、樂(lè)器等數(shù)字電子系統(tǒng)中。此設(shè)計(jì)以quartusII為開(kāi)發(fā)平臺(tái),用VHDL語(yǔ)言設(shè)計(jì)了數(shù)控分頻器，并生成原理圖,完成了分頻的功能,并在quartusII上仿真,驗(yàn)證通過(guò)。關(guān)鍵詞：QuartusIIVHDL語(yǔ)言數(shù)控分頻器仿真一、設(shè)計(jì)目的1、學(xué)習(xí)EDA工具的基本應(yīng)用；2、學(xué)習(xí)quartusII的使用；3、學(xué)習(xí)verilog設(shè)計(jì)；4、學(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)方法。一、設(shè)計(jì)特點(diǎn)1、采用VHDL硬件編程語(yǔ)言和模塊化的設(shè)計(jì)方法，設(shè)計(jì)的可移植性好；2、能實(shí)現(xiàn)整數(shù)的等占空比分頻；3、可以輕松實(shí)現(xiàn)可控分頻，降低了設(shè)計(jì)的復(fù)雜性。二、設(shè)計(jì)原理數(shù)控分頻

3、器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可，其基本的框圖如圖1所示。圖1分頻器基本框圖三、設(shè)計(jì)步驟4.1設(shè)計(jì)原理（1）創(chuàng)建工程，并命名位skfpq；（2）打開(kāi)QuartusII,建立VHDL文件，并輸入設(shè)計(jì)程序，保存；（3）啟動(dòng)編譯；（4）建立仿真波形圖；（5）仿真測(cè)試和波形分析。4.2設(shè)計(jì)程序moduleskfpq(clk,q,sel);inputclk;input[1:0]sel;outputregq;reg

4、q0,q1,q2,q3;always@(posedgeclk)beginq0<=q0;q0<=~q0;endalways@(posedgeq0)beginq1<=q1;q1<=~q1;endalways@(posedgeq1)beginq2<=q2;q2<=~q2;endalways@(posedgeq2)beginq3<=q3;q3<=~q3;endalways@(sel)case(sel)2'b00:q<=q0;2'b01:q<=q1;2'b10:q<=q2;2'b11:q<=q3;endcaseendmodule此程序有QuartusII進(jìn)

5、行仿真測(cè)試，仿真后用RTLViewer觀測(cè)其原理圖如圖2所示。圖2Viewer觀測(cè)的原理框圖4.3仿真結(jié)果和下載測(cè)試結(jié)果分析其仿真結(jié)果是正確無(wú)誤的，其仿真結(jié)果如圖3所示。圖3八位分頻器仿真時(shí)序圖16位分頻器的仿真結(jié)果如圖4所示。圖4十六位分頻器仿真時(shí)序圖五、總結(jié)和心得體會(huì)這次EDA課程設(shè)計(jì)歷時(shí)一個(gè)星期，在這些日子里，可以說(shuō)是苦多于甜，但是可以學(xué)的到很多很多的東西，同時(shí)不僅可以鞏固以前所學(xué)過(guò)的知識(shí)，而且學(xué)到了很多在書(shū)本上所沒(méi)有學(xué)到過(guò)的知識(shí)。通過(guò)這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫調(diào)試成功時(shí)，心里

6、特別的開(kāi)心。但是在編寫文件的程序時(shí)，遇到了不少問(wèn)題，特別是各元件之間的連接，以及信號(hào)的定義，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯就通過(guò)了，心里終于舒了一口氣。在波形仿真時(shí)，也遇到了一點(diǎn)困難。但是經(jīng)過(guò)我的縝密的分析后，重新輸入clock和D的值，最后成功了。通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過(guò)程中遇到問(wèn)題，可以說(shuō)得是困難重重，這畢竟第一次做的，

7、難免會(huì)遇到過(guò)各種各樣的問(wèn)題，同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固?？偟膩?lái)說(shuō)，這次設(shè)計(jì)的數(shù)控分頻器還是比較成功的，在設(shè)計(jì)中遇到了很多問(wèn)題，最后在同學(xué)的幫助下，終于游逆而解，有點(diǎn)小小的成就感，終于覺(jué)得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力，使自己對(duì)以后的路有了更加清楚的認(rèn)。六、參考文獻(xiàn)[1]王金明數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL(第四版),北京：電子工業(yè)出版社，2012；[2]王金明，數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL(第三版）,北京：

8、電子工業(yè)出版社，2009。東華理工大學(xué)課程設(shè)計(jì)評(píng)分表學(xué)生姓名：班級(jí)：093252學(xué)號(hào)：課程設(shè)計(jì)題目：數(shù)控分頻器的設(shè)計(jì)項(xiàng)目?jī)?nèi)容滿分實(shí)評(píng)選題