數(shù)控分頻器的VerilogHDL設(shè)計(jì).doc

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1、附表1：廣州大學(xué)學(xué)生實(shí)驗(yàn)報告開課學(xué)院及實(shí)驗(yàn)室：物理與電子工程學(xué)院-電子樓317室2016年5月5日學(xué)院物電　年級、專業(yè)、班姓名Jason.P學(xué)號實(shí)驗(yàn)課程名稱　EDA技術(shù)實(shí)驗(yàn)成績　實(shí)驗(yàn)項(xiàng)目名稱數(shù)控分頻器的VerilogHDL設(shè)計(jì)指導(dǎo)教師一、實(shí)驗(yàn)?zāi)康模?.設(shè)計(jì)實(shí)現(xiàn)一個根據(jù)不同的輸入，將時鐘信號進(jìn)行分頻；?2.掌握分頻計(jì)數(shù)器類型模塊的Verilog描述方法；3.學(xué)習(xí)設(shè)計(jì)仿真工具的使用方法；4.學(xué)習(xí)層次化設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容：1.用Verilog語言設(shè)計(jì)一個數(shù)控分頻器；2.編制仿真測試文件，并進(jìn)行功能仿真；3.下載并驗(yàn)證分頻器功能。實(shí)驗(yàn)原理：數(shù)控分頻器的功能

2、就是在輸入端給定不同數(shù)據(jù)時，將對輸入的時鐘信號有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號相接即可。三、實(shí)驗(yàn)HDL描述：modulefdiv1(CLK,PM,D,DOUT,RST);inputCLK;inputRST;input[3:0]D;outputPM;output[3:0]DOUT;reg[3:0]Q1;regFULL;(*synthesis,probe_port,keep*)wireLD;always@(posedgeCLKorposedgeLDornegedgeRST)if(

3、!RST)beginQ1<=0;FULL<=0;endelseif(LD)beginQ1<=D;FULL<=1;endelsebeginQ1<=Q1+1;FULL<=0;endassignLD=(Q1==4'B0000);assignPM=FULL;assignDOUT=Q1;endmodule四、仿真結(jié)果：由波形圖可見，當(dāng)RST為低電平時，LD置位，裝載預(yù)置數(shù)5（0101）；當(dāng)計(jì)滿值為0000（圖中DOUT：1111后的一小段），LD置位并輸出一次脈沖PM，然后加載預(yù)置數(shù)，繼續(xù)計(jì)數(shù)。五、引腳鎖定：六、硬件測試結(jié)果：下載程序到目標(biāo)機(jī)注：鍵4-鍵1為設(shè)置

4、預(yù)置數(shù)七、實(shí)驗(yàn)心得:通過本次實(shí)驗(yàn)，使我明白了數(shù)控分頻器的工作原理，并通過蜂鳴器直觀地對比了不同的分頻效果。鞏固了理論知識和實(shí)驗(yàn)流程，提高了效率，為后續(xù)實(shí)驗(yàn)打下良好的基礎(chǔ)。說明：各學(xué)院（實(shí)驗(yàn)中心）可根據(jù)實(shí)驗(yàn)課程的具體需要和要求自行設(shè)計(jì)和確定實(shí)驗(yàn)報告的內(nèi)容要求和欄目，但表頭格式按照“實(shí)驗(yàn)項(xiàng)目名稱”欄以上部分統(tǒng)一。