數(shù)控分頻器的設計.doc

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1、實驗四　　數(shù)控分頻器的設計一、實驗目的：1.學習數(shù)控分頻器的設計、分析和測試方法，鍛煉分析Verilog(VHDL)語言的能力。二、原理說明：數(shù)控分頻器的功能就是當在輸入端給定不同輸入數(shù)據(jù)時，將對輸入的時鐘信號有不同的分頻比，對原時鐘進行占空比為50%的分頻。在實驗板選擇50M時鐘，對其進行2~15分頻，分頻系數(shù)以撥碼鍵盤控制，并用數(shù)碼管進行顯示(十六進制形式)。三、實驗內容：1、根據(jù)由頂向下的設計原則，進行頂層建模。分頻系數(shù)分為奇數(shù)分頻和偶數(shù)分頻，因些包括Evn_Div(偶數(shù)分頻)和Odd_Div(奇數(shù)分頻)模塊，數(shù)碼管顯示為SEG7_

2、LUT，采用類似查找表的方式完成。2、偶數(shù)分頻偶數(shù)分頻模塊比較簡單，假設分頻系數(shù)為N，只需要在計數(shù)器計到N/2時，將輸出時鐘反轉即可。仿真圖如下：3、奇數(shù)分頻奇數(shù)分頻相對偶數(shù)分頻比較麻煩，主要是對原時鐘的上升沿和下降沿進行計數(shù)，通過兩個計數(shù)器得到上升沿時鐘和下降沿時鐘，對這兩個時鐘進行與操作可得到奇數(shù)分頻。仿真圖如下：4、數(shù)碼管顯示數(shù)碼管顯示模塊應用case語句即可完成。5、分頻選擇分頻系數(shù)有兩種，一是偶數(shù)，另一個是奇數(shù)，因此可通過分頻系數(shù)的最低位來進行選擇，iDIV[0]既作為奇、偶分頻模塊的使能輸入，又可作為輸出時鐘選擇線。6、頂層模

3、塊將上述幾個模塊例化即可(注意iDiv[0]的連接方式)。引腳：inputCLOCK_50;//原時鐘inputRST;//復位信號input[3:0]iDIV;//分頻系數(shù)outputoCLK;//輸出時鐘output[6:0]oSEG;//數(shù)碼管輸出7、按實驗板的管腳連接情況分配引腳。set_location_assignmentPIN_N25-toiDIV[0]set_location_assignmentPIN_N26-toiDIV[1]set_location_assignmentPIN_P25-toiDIV[2]set_loc

4、ation_assignmentPIN_AE14-toiDIV[3]set_location_assignmentPIN_V2-toRSTset_location_assignmentPIN_AF10-tooSEG[0]set_location_assignmentPIN_AB12-tooSEG[1]set_location_assignmentPIN_AC12-tooSEG[2]set_location_assignmentPIN_AD11-tooSEG[3]set_location_assignmentPIN_AE11-tooSEG[

5、4]set_location_assignmentPIN_V14-tooSEG[5]set_location_assignmentPIN_V13-tooSEG[6]set_location_assignmentPIN_N2-toCLOCK_50set_location_assignmentPIN_D25-tooCLK8、通過撥碼鍵盤輸入不同的分頻系數(shù)，用示波器觀察輸出波形。9、分析波形的各項參數(shù)，是否達到分頻要求。四、思考題：常用的分頻方法有哪些？分頻有哪些作用？五、實驗報告：根據(jù)以上的要求，將實驗內容及思考題寫入實驗報告。