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《實驗4-數(shù)控分頻器設(shè)計》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。
1、實驗四數(shù)控分頻器的設(shè)計1.實驗?zāi)康模?）學(xué)習(xí)時序電路VHDL語言設(shè)計。（2）學(xué)習(xí)多進程設(shè)計，掌握變量的用法與信號的區(qū)別。（3）掌握整數(shù)數(shù)控分頻器的原理及設(shè)計方法。（4）掌握半整數(shù)數(shù)控分頻器的原理及設(shè)計方法2.背景知識分頻器在時序邏輯電路中應(yīng)用廣泛.數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同的輸入數(shù)據(jù)時，將對輸入的時鐘信號有不同的分頻比。整數(shù)分頻器采用計數(shù)初值可并行預(yù)置的加法（或者減法）計數(shù)器構(gòu)成。時鐘源與所需頻率不成整數(shù)倍關(guān)系，需要采用小數(shù)分頻器進行分頻。3.實驗內(nèi)容與要求（1）、設(shè)計一個整數(shù)數(shù)控分頻器，根據(jù)預(yù)置數(shù)的不同實現(xiàn)不同的分頻比。（2
2、）、設(shè)計一個分頻系數(shù)是2.5的小數(shù)分頻器。實驗要求：波形仿真+硬件驗證4.實驗方案（1）、整數(shù)分頻器設(shè)計方案假設(shè)計數(shù)器計數(shù)時鐘是clock，數(shù)據(jù)位寬為4，進行加法計數(shù)，計數(shù)初值為“1011”，計數(shù)器記滿“1111”，需要計數(shù)5次(1011→1100→1101→1110→1111)，每5個clock脈沖，count輸出一個脈沖，這樣count的頻率就是clock頻率的1/5，稱為5分頻。假設(shè)預(yù)置數(shù)是d[3..0]，這樣分頻比R="1111"-d[3..0]+1。也就是如果d[3..0]=11(二進制1011),則R=5；如果是減法計數(shù)器，則
3、分頻比R=12（從11減法計數(shù)到0，共12次），則分頻比公式為R=d[3..0]+1。分頻器設(shè)計的基礎(chǔ)——計數(shù)器計滿全1后，產(chǎn)生進位信號cout，cout的頻率是計數(shù)時鐘頻率的16分之一，稱cout是clk的十六分頻。如果有一個預(yù)置數(shù)d[3..0],從d開始計數(shù)計到全1，這時進位信號cout與clk的頻率關(guān)系是什么呢？4位二進制加法計數(shù)器分頻比R=“1111”-d[3..0]+1libraryieee;--設(shè)計庫的打開和程序包的允許使用useieee.std_logic_1164.all;useieee.std_logic_unsigne
4、d.all;entitypulseis--定義實體pulseport(clk:instd_logic;--初始時鐘clk，即分頻前時鐘d:instd_logic_vector(7downto0);--8位預(yù)置數(shù)dfout:outstd_logic);--分頻后輸出信號end;architectureoneofpulse1is--定義結(jié)構(gòu)體signalfull:std_logic;--定義信號fullbeginp0:process(clk)--進程p0，以clk為敏感參數(shù)variablecnt8:std_logic_vector(7down
5、to0);--定義內(nèi)部變量cnt8beginifclk'eventandclk='1'thenifcnt8="11111111"thencnt8:=d;full<='1';--如果cnt8記滿全1，預(yù)置數(shù)d被同步置入計數(shù)器cnt8，準(zhǔn)備開始下次加法計數(shù)。記滿時進位信號輸出高電平1elsecnt8:=cnt8+1;full<='0';--否則繼續(xù)作加1計數(shù)，full輸出低電平0endif;endif;endprocess;p1:process(full)--進程p1，以full信號為敏感岑書variablecnt2:std_logic;--
6、定義內(nèi)部變量cnt2beginiffull'eventandfull='1'thencnt2:=notcnt2;--變量cnt2是信號full的2分頻endif;ifcnt2='1'thenfout<='1';--分頻最終結(jié)果foutelsefout<='0';endif;endprocess;end;關(guān)于fout頻率的計算full信號的分頻比F="11111111"－d[7..0]+1,而fout信號的頻率是full頻率的一半，產(chǎn)生的分頻信號fout的分頻比應(yīng)是R=（"11111111"－d[7..0]+1）×2。通過公式根據(jù)需要的分頻
7、比，計算預(yù)置初值d。假設(shè)需要進行8分頻，預(yù)置數(shù)d是252（二進制11111100）。思考：1、分頻波形從12.8us開始的原因？2、clk時鐘頻率為20MHz，預(yù)置數(shù)d=252，則信號full的頻率？信號fout的頻率？3、如果預(yù)置數(shù)是238呢？計數(shù)寄存器cnt8從零開始計數(shù)，記到全1時才進行第一次初值置入，然后才開始分頻思考：采用此方法能夠設(shè)計的分頻器的特點？偶次分頻？奇次分頻？占空比？（2）分頻系數(shù)2.5的小數(shù)分頻器設(shè)計方案設(shè)有一個5MHz的時鐘源，電路中需要產(chǎn)生一個2MHz的時鐘信號，則分頻比是2.5。設(shè)計中，先設(shè)計一個模3的計數(shù)器
8、（上升沿計數(shù)），然后通過在時鐘下降沿處產(chǎn)生分頻信號的上升沿，以實現(xiàn)半整數(shù)分頻。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_
