verilog二進(jìn)制轉(zhuǎn)十進(jìn)制.doc

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1、二進(jìn)制轉(zhuǎn)十進(jìn)制數(shù)碼管顯示實(shí)現(xiàn)全程1、建立原理圖頂層文件2-1、Verilog程序二進(jìn)制轉(zhuǎn)十進(jìn)制//Decoder:binary-todecimaldecoderwithanenablecontrolmoduleb2d(y,en,a);output[7:0]y;inputen;input[3:0]a;reg[7:0]y;always@(enora)//EN和A是敏感信號(hào)if(!en)//如果使能信號(hào)為低，無效y=8'b1111_1111;elsebeginif(a>9)y<=a+6;//這里完成了二進(jìn)制到十進(jìn)制的譯碼，elsey<=a;end//為了方便在平臺(tái)上進(jìn)行觀

2、察驗(yàn)證///這里把數(shù)據(jù)的個(gè)位和十位分別用4個(gè)LED進(jìn)行顯示,均為二進(jìn)制endmodule2-2、將Verilog程序例化頂層調(diào)用3-1、程序二進(jìn)制轉(zhuǎn)數(shù)碼管顯示moduledecode4_7(decodeout,a);output[6:0]decodeout;input[3:0]a;reg[6:0]decodeout;always@(a)begincase(a)//用case語句進(jìn)行譯碼abcdefg4'h0:decodeout=7'b00000001;4'h1:decodeout=7'b1001111;4'h2:decodeout=7'b0010010;4'h3:d

3、ecodeout=7'b0000110;4'h4:decodeout=7'b1001100;4'h5:decodeout=7'b0100100;4'h6:decodeout=7'b0100000;4'h7:decodeout=7'b0001111;4'h8:decodeout=7'b0000000;4'h9:decodeout=7'b0000100;4'ha:decodeout=7'b0001000;4'hb:decodeout=7'b1100000;4'hc:decodeout=7'b0110001;4'hd:decodeout=7'b1000010;4'he:d

4、ecodeout=7'b0110000;4'hf:decodeout=7'b0111000;default:decodeout=7'bx;endcaseendendmodule3-2、將Verilog程序例化頂層調(diào)用4、原理圖頂層文件5、DE2板的引腳配置6、下載驗(yàn)證可以成功