基于CPLD的分頻器設(shè)計(jì)與實(shí)現(xiàn)-論文.pdf

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1、《工業(yè)控制計(jì)算機(jī)}2015年第28卷第6期175基于CPLD的分頻器設(shè)計(jì)與實(shí)現(xiàn)DesignandImplementationofFrequencyDividerBasedonCPLD張明(中國電子科技集團(tuán)公司第41研究所，安徽蚌埠233010)肖波(吉林煙草工業(yè)有限公司長春卷煙廠，吉林長春130000)摘要提出了基于CPLD實(shí)現(xiàn)分頻器的功能，使用了VHDL語言進(jìn)行設(shè)計(jì)，利用Qua~usll軟件平臺(tái)進(jìn)行仿真實(shí)驗(yàn)，并將編寫的軟件下栽到CPLD器件中，進(jìn)行硬件電路系統(tǒng)測(cè)試。結(jié)果表明該設(shè)計(jì)方案是可行的，且

2、具有較強(qiáng)的通用性。關(guān)鍵詞：分頻器，復(fù)雜可編程邏輯器件，硬件描述語言AbstractThispaperpresentstheimplementationoffrequencydividerbasedonCPLD，designedbyusingVHDL，andsimulatedonQua~usIIsoftwareplatform．Besides，thetestofhardwarecircuitsystemisfinishedbydownloadinginCPLD．Thensimulationandte

3、stresultisprovided，Itindicatesthatthisdesignisrealizedandhasastronguniversality．Keywords：frequencydivider．CPLD，VHDL1分頻的基本原理輸出信號(hào)為divclkl。在進(jìn)行信號(hào)上升沿計(jì)數(shù)的同時(shí)，也對(duì)下降分頻電路目前根據(jù)不同的分頻比一般分為偶數(shù)分頻、奇數(shù)沿進(jìn)行計(jì)數(shù)，其處理過程與上升沿完全相同，循環(huán)處理后得到另分頻以及小數(shù)分頻等，此外根據(jù)不同的占空比的要求，所采用的外一個(gè)輸出信號(hào)divclk2。最

4、后將得到的兩個(gè)輸出信號(hào)進(jìn)行或運(yùn)分頻原理也略有不同，不過總的來說分頻電路都是采用標(biāo)準(zhǔn)計(jì)算即得到最終的奇數(shù)分頻輸出信號(hào)：dlvout=divcIk1Idivclk2。數(shù)器原理來實(shí)現(xiàn)的。本文主要詳細(xì)介紹偶數(shù)分頻和奇數(shù)分頻兩2基于CPLD的分頻器的設(shè)計(jì)及實(shí)現(xiàn)種基本的分頻器設(shè)計(jì)。2．1設(shè)計(jì)思路1．1偶數(shù)分頻分頻器的設(shè)計(jì)步驟具體包括程序設(shè)偶數(shù)分頻通過計(jì)數(shù)器計(jì)數(shù)比較容易實(shí)現(xiàn)，總的來說一般有計(jì)、編譯、仿真以及程序下載、硬件電路系兩種設(shè)計(jì)方案：一是當(dāng)計(jì)數(shù)器計(jì)數(shù)到N／2—1時(shí)，將輸出電平進(jìn)統(tǒng)測(cè)試(見圖3)。分頻器的程

5、序設(shè)計(jì)目前行一次翻轉(zhuǎn)，同時(shí)給計(jì)數(shù)器一個(gè)復(fù)位信號(hào)，如此循環(huán)即可完成偶最常用的設(shè)計(jì)方式有原理圖和硬件描述數(shù)分頻；二是當(dāng)計(jì)數(shù)器計(jì)數(shù)到N／2—1時(shí)，輸出信號(hào)為0或1，計(jì)語言兩種方式。原理圖設(shè)計(jì)是一種結(jié)構(gòu)化數(shù)器計(jì)數(shù)為N／2到N一1時(shí)，輸出信號(hào)為1或O，N一1時(shí)復(fù)位計(jì)描述方式，簡單明了，易于理解，但是改變數(shù)器，如此循環(huán)也可完成偶數(shù)分頻。這里需要說明的是第一種方電路的分頻參數(shù)時(shí)，需要改變內(nèi)部的計(jì)數(shù)案僅僅只能實(shí)現(xiàn)占空比為5O％的偶數(shù)分頻，第二種方案可以根器電路，比較麻煩，不易于實(shí)現(xiàn)，所以通用據(jù)需要調(diào)整占空比，也可

6、以實(shí)現(xiàn)非50％占空比的奇數(shù)分頻。本性較差。而硬件描述語言VHDL設(shè)計(jì)則是文設(shè)計(jì)方案采用的是第一種方案(見圖1)。一種行為描述方式]，通過與可編程邏輯器件CPLD或FPGA相互配合使用，修改分頻參數(shù)較為方便，通用性比較好。本文圖3分頻器設(shè)計(jì)步驟采用的是硬件描述語言VHDL設(shè)計(jì)。圖1偶數(shù)分頻實(shí)現(xiàn)原理圖設(shè)計(jì)完成后需要先選擇使用的器件的系列、型號(hào)，并進(jìn)行輸1．2奇數(shù)分頻入輸出管腳分配，然后再進(jìn)行編譯。編譯是指對(duì)設(shè)計(jì)的文件進(jìn)行奇數(shù)分頻的實(shí)現(xiàn)需要對(duì)時(shí)鐘信號(hào)的上升沿和下降沿分別進(jìn)綜合和優(yōu)化，并完成對(duì)所選期間進(jìn)行

7、映射、布局、布線，從而產(chǎn)生行分頻處理，然后再將得到的兩個(gè)分頻信號(hào)相或，即可完成奇數(shù)相應(yīng)的工程文件。編譯通過的設(shè)計(jì)文件不一定完全正確，這時(shí)可分頻。具體的實(shí)施方案(見圖2)是：首先進(jìn)行信號(hào)上升沿計(jì)數(shù)，以通過仿真來驗(yàn)證設(shè)計(jì)是否滿足設(shè)計(jì)需求。仿真的基本思路是當(dāng)計(jì)數(shù)器從O計(jì)數(shù)到(N一1)／2時(shí)，輸出信號(hào)進(jìn)行翻轉(zhuǎn)，接著當(dāng)計(jì)首先通過波形編輯器編輯仿真文件，根據(jù)設(shè)計(jì)需求給輸入加載數(shù)器計(jì)數(shù)到N一1時(shí)，輸出信號(hào)再次進(jìn)行翻轉(zhuǎn)，同時(shí)給計(jì)數(shù)器一不同的輸入激勵(lì)信號(hào)，然后運(yùn)行仿真器，產(chǎn)生想對(duì)應(yīng)的輸出信個(gè)復(fù)位信號(hào)，以此過程作為一

8、個(gè)周期循環(huán)計(jì)數(shù)，這樣就得到一個(gè)號(hào)，根據(jù)輸入的激勵(lì)信號(hào)和對(duì)應(yīng)的輸出信號(hào)之間關(guān)系，依此來判別設(shè)計(jì)的正確性。器件編程就是將工程文件下載到設(shè)計(jì)選用的CPLD中，最后進(jìn)行硬件電路系統(tǒng)測(cè)試。2．2設(shè)計(jì)實(shí)現(xiàn)2_2．1偶數(shù)分頻器的設(shè)計(jì)與實(shí)現(xiàn)根據(jù)前面介紹的基本原理，在EDA工具Quartusll軟件平臺(tái)下建立工程文件I3J，利用VHDL語言編寫偶數(shù)分頻器的實(shí)現(xiàn)圈2奇數(shù)分頻實(shí)現(xiàn)原理圖程序。定義的端口參數(shù)freclk和divout分別作為分頻器的輸人180智能變電站電壓并列切換功能暖方法研究由上述過程可