資源描述：
《verilog實驗四分頻器.doc》由會員上傳分享，免費在線閱讀，更多相關內容在行業(yè)資料-天天文庫。
1、VerilogHDL實驗報告Verilog實驗報告題目：分頻器系部名稱：通信工程專業(yè)名稱：通信工程班級：班內序號：學生姓名：時間：2010.12.12一、實驗要求：設計一個將10MHz時鐘分頻為500KHz的時鐘，有復位端；二、實驗內容：源文件modulefenpin(clr,a,b);inputa;inputclr;outputb;integeri=0;regb;always@(negedgeclrorposedgea)if(!clr)beginb=0;i=0;endelsebegini=i+1;if(i==1
2、1)beginb=~b;i=1;endendendmodule測試文件`timescale10ns/100psmodulefenpin_test;rega;regclr;wireb;fenpinu1(clr,a,b);initialbegin$monitor($time,"clr=%b,a=%b,b=%b",clr,a,b);clr=1'b0;a=1'b0;#5clr=1'b1;endalways#5a=~a;endmodule#0clr=0,a=0,b=0#5clr=1,a=1,b=0#10clr=1,a=0,
3、b=0#15clr=1,a=1,b=0#20clr=1,a=0,b=0#25clr=1,a=1,b=0#30clr=1,a=0,b=0#35clr=1,a=1,b=0#40clr=1,a=0,b=0#45clr=1,a=1,b=0#50clr=1,a=0,b=0#55clr=1,a=1,b=0#60clr=1,a=0,b=0#65clr=1,a=1,b=0#70clr=1,a=0,b=0#75clr=1,a=1,b=0#80clr=1,a=0,b=0#85clr=1,a=1,b=0#90clr=1,a=0,b=0
4、#95clr=1,a=1,b=1#100clr=1,a=0,b=1#105clr=1,a=1,b=1#110clr=1,a=0,b=1#115clr=1,a=1,b=1#120clr=1,a=0,b=1#125clr=1,a=1,b=1#130clr=1,a=0,b=1#135clr=1,a=1,b=1三、實驗心得：通過本實驗，我更加熟悉了Verilog這門語言并能使用ModelSim軟件，能自己設計編寫一些程序和其測試文件，并將測試結果輸出，驗證理論的學習，加深理論知識的理解；這樣可以更直觀形象的理解各種電路器
5、件的工作，有助于今后的學習。
