分頻器設(shè)計——50MHZ(含verilog程序).doc

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1、分頻器設(shè)計一、實驗目的1、熟悉分頻器的原理；2、掌握采用VerilogHDL語言設(shè)計分頻器的方法；3、進一步學習利用VerilogHDL語言進行層次設(shè)計的方法。二、實驗內(nèi)容1、采用Verilog語言設(shè)計一個十分頻器，記錄Verilog程序；2、對十分頻器進行功能仿真，觀察仿真波形；3、仿真沒有問題后，將分頻比改為，實現(xiàn)一個50M分頻器。利用此分頻器和開發(fā)板上的50MHz時鐘信號，得到1Hz的秒脈沖信號，完成如圖1-2.28所示的秒計數(shù)器。程序設(shè)計如下：modulefenp(clk_out,clk_in,reset);outputclk_out;inputclk_in

2、;inputreset;reg[1:0]cnt;regclk_out;always@(posedgeclk_inorposedgereset)beginif(reset)begincnt<=0;clk_out<=0;endelsebeginif(cnt==)beginclk_out<=!clk_out;cnt<=0;endelsecnt<=cnt+1;endendendmodule本程序經(jīng)驗證，完全可以實現(xiàn)實驗要求。文章來自某大學EDA實驗課