分頻器設(shè)計(jì)——50mhz(含verilog程序)

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1、分頻器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、熟悉分頻器的原理；2、掌握采用VerilogHDL語(yǔ)言設(shè)計(jì)分頻器的方法；3、進(jìn)一步學(xué)習(xí)利用VerilogHDL語(yǔ)言進(jìn)行層次設(shè)計(jì)的方法。二、實(shí)驗(yàn)內(nèi)容1、采用Verilog語(yǔ)言設(shè)計(jì)一個(gè)十分頻器，記錄Verilog程序；2、對(duì)十分頻器進(jìn)行功能仿真，觀察仿真波形；3、仿真沒(méi)有問(wèn)題后，將分頻比改為50000000，實(shí)現(xiàn)一個(gè)50M分頻器。利用此分頻器和開(kāi)發(fā)板上的50MHz時(shí)鐘信號(hào)，得到1Hz的秒脈沖信號(hào)，完成如圖1-2.28所示的秒計(jì)數(shù)器。程序設(shè)計(jì)如下：modulefenp(clk_out,clk_in,r

2、eset);outputclk_out;inputclk_in;inputreset;reg[1:0]cnt;regclk_out;always@(posedgeclk_inorposedgereset)beginif(reset)begincnt<=0;clk_out<=0;endelsebeginif(cnt==24999999)beginclk_out<=!clk_out;cnt<=0;endelsecnt<=cnt+1;endendendmodule本程序經(jīng)驗(yàn)證，完全可以實(shí)現(xiàn)實(shí)驗(yàn)要求。文章來(lái)自某大學(xué)EDA實(shí)驗(yàn)課